Wynik wyszukiwania
Zapytanie:
SYNTEZA LOGICZNA WYSOKIEGO POZIOMU
Liczba odnalezionych rekordów:
5
Przejście do opcji zmiany formatu
|
Wyświetlenie wyników w wersji do druku
|
Pobranie pliku do edytora
|
Przesłanie wyników do modułu analizy
|
excel
|
Nowe wyszukiwanie
1/5
Nr opisu:
0000087667
Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2013 vol. 59 nr 8
, s. 799-802, bibliogr. 13 poz..
Punktacja MNiSW
11.000
sterownik programowalny
;
LD
;
SFC
;
synteza logiczna wysokiego poziomu
;
DFG
;
graf przepływu danych
;
FPGA
;
układ rekonfigurowalny
;
schemat drabinkowy
programmable controller
;
LD
;
SFC
;
high level logic synthesis
;
DFG
;
data flow graph
;
FPGA
;
reconfigurable hardware
;
ladder diagram
2/5
Nr opisu:
0000073910
Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2012 vol. 58 nr 7
, s. 617-619, bibliogr. 9 poz..
Punktacja MNiSW
7.000
sterownik programowalny
;
schemat drabinkowy
;
LD
;
FPGA
;
synteza logiczna wysokiego poziomu
;
arytmetyka
;
układ rekonfigurowalny
PLC
;
ladder diagram
;
LD
;
FPGA
;
high level logic synthesis
;
arithmetic
;
reconfigurable hardware
3/5
Nr opisu:
0000071068
Synthesis and implementation of reconfigurable PLC on FPGA platform.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
-
Int. J. Electron. Telecommun.
2012 vol. 58 no. 1
, s. 85-94, bibliogr. 30 poz..
Impact Factor
0.850.
Punktacja MNiSW
8.000
PLC
;
FPGA
;
synteza logiczna wysokiego poziomu
;
układ rekonfigurowalny
;
układ arytmetyczny
PLC
;
Field Programmable Gate Array
;
high level logic synthesis
;
reconfigurable hardware
;
arithmetic circuit
4/5
Nr opisu:
0000068348
Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
-
Pomiary Autom. Kontr.
2011 vol. 57 nr 8
, s. 842-844, bibliogr. 10 poz..
Punktacja MNiSW
7.000
FPGA
;
arytmetyka
;
układ rekonfigurowalny
;
PLC
;
sterownik programowalny
;
synteza logiczna wysokiego poziomu
Field Programmable Gate Array
;
arithmetic
;
reconfigurable hardware
;
PLC
;
programmable logic controller
;
high level logic synthesis
5/5
Nr opisu:
0000031197
An algorithm for optimal terms allocation for fixed point coefficients of FIR filter.
[Aut.]: Jacek
Izydorczyk
.
W:
2006 IEEE International Symposium on Circuits and Systems
. ISCAS 2006, Island of Kos, May 21-24, 2006. Proceedings. Piscataway : Institute of Electrical and Electronics Engineers, 2006
, s. 609-612, bibliogr. 6 poz.
równania
;
synteza logiczna wysokiego poziomu
;
filtr o skończonej odpowiedzi impulsowej
;
częstotliwość
;
wielomian
;
kwantowanie
;
przetwarzanie sygnału
;
transmitancja operatorowa
equations
;
Field Programmable Gate Array
;
finite impulse response filter
;
frequency
;
polynominal
;
quantization
;
signal processing
;
transfer function
stosując format:
standardowy
pełny z etykietami pól
roboczy
redakcja skr.
redakcja peł.
kontrolny
Nowe wyszukiwanie