Wynik wyszukiwania
Zapytanie:
FPGA
Liczba odnalezionych rekordów:
134
Przejście do opcji zmiany formatu
|
Wyświetlenie wyników w wersji do druku
|
Pobranie pliku do edytora
|
Przesłanie wyników do modułu analizy
|
excel
|
Nowe wyszukiwanie
1/134
Nr opisu:
0000136247
FPGA-oriented LDPC decoder for cyber-physical systems.
[Aut.]: Mateusz
Kuc
, Wojciech
Sułek
, Dariusz
Kania
.
-
Mathematics
2020 vol. 8 iss. 5
, s. 1-15, bibliogr. 24 poz..
Impact Factor
1.747.
Punktacja MNiSW
20.000
system cyber-fizyczny
;
LDPC
;
QC-LDPC
;
FPGA
;
Min-Sun
;
znormalizowana suma minimalna
;
rozproszony system sterowania
;
Token Ring
cyber-physical system
;
LDPC
;
QC-LDPC
;
FPGA
;
Min-Sum
;
normalized min-sum
;
distributed control system
;
Token Ring
2/134
Nr opisu:
0000138290
Low power QC-LDPC decoder based on token ring architecture.
[Aut.]: Mateusz
Kuc
, Wojciech
Sułek
, Dariusz
Kania
.
-
Energies
2020 vol. 13 iss. 23
, s. 1-18, bibliogr. 46 poz..
Impact Factor
2.702.
Punktacja MNiSW
140.000
LDPC
;
QC-LDPC
;
FPGA
;
Min-Sum
;
rozproszony system sterowania
;
Token Ring
;
dekoder częściowo równoległy
LDPC
;
QC-LDPC
;
FPGA
;
distributed control
;
Token Ring
;
partially-parallel decoder
3/134
Nr opisu:
0000133754
Measurement of the PMSM current with a current transducer with DSP and FPGA.
[Aut.]: Tomasz
Rudnicki
.
-
Energies
2020 vol. 13 iss. 1
, art. no. 209 s. 1-16, bibliogr. 20 poz..
Impact Factor
2.702.
Punktacja MNiSW
140.000
silnik synchroniczny wzbudzany magnesami trwałymi
;
PMSM
;
cyfrowy procesor sygnałowy
;
DSP
;
pomiar
;
przetwornik prądowy
;
przetwornik analogowo-cyfrowy
;
ADC
;
FPGA
permanent magnet synchronous motor
;
PMSM
;
digital signal processor
;
DSP
;
measurement
;
current transducer
;
analog-to-digital converter
;
ADC
;
Field Programmable Gate Array
;
FPGA
4/134
Nr opisu:
0000138808
PLC implementation in the form of a System-on-a-Chip.
[Aut.]: P.
Mazur
, Robert
Czerwiński
, Mirosław
Chmiel
.
-
Bull. Pol. Acad. Sci., Tech. Sci.
2020 vol. 68 no. 6
, s. 1263-1273, bibliogr. 29 poz..
Impact Factor
1.385.
Punktacja MNiSW
100.000
PLC
;
FPGA
;
IEC 61131-3
;
AMBA
;
APB
PLC
;
FPGA
;
IEC 61131-3
;
AMBA
;
APB
5/134
Nr opisu:
0000137552
Porting wire-grid MoM framework to reconfigurable computing technology.
[Aut.]: Tomasz
Topa
.
-
IEEE Antennas Wirel. Propag. Lett.
2020 vol. 19 iss. 9
, s. 1630-1633, bibliogr. 27 poz..
Impact Factor
3.726.
Punktacja MNiSW
140.000
tablica bramek programowalna przez użytkownika
;
FPGA
;
procesor graficzny
;
GPU
;
metoda obrazów
;
metoda momentów
;
MoM
;
równoległość rurociągów
field-programmable gate arrays
;
FPGA
;
graphics processing unit
;
GPU
;
method of images
;
method of moments
;
MoM
;
pipeline parallelism
6/134
Nr opisu:
0000137023
Sprzętowa implementacja nieregularnego dekodera QC-LDPC w strukturze FPGA.
[Aut.]: Mateusz
Kuc
, Wojciech
Sułek
, Dariusz
Kania
.
-
Prz. Elektrot.
2020 R. 96 nr 9
, s. 16-20, bibliogr. 18 poz..
Punktacja MNiSW
20.000
QC-LDPC
;
FPGA
;
Min-Sum
;
znormalizowany Min-Sum
;
802.11 ad
;
802.16e
;
WiGig
;
WiMax
QC-LDPC
;
FPGA
;
Min-Sum
;
normalized min-sum
;
802.11 ad
;
802.16e
;
WiGig
;
WiMax
7/134
Nr opisu:
0000128057
FPGA-based implementation of bistable function blocks defined in the IEC 61131.
[Aut.]: Mirosław
Chmiel
.
-
Microprocess. Microsyst.
2019 vol. 65
, s. 37-46, bibliogr. 27 poz..
Impact Factor
1.161.
Punktacja MNiSW
40.000
programowalny sterownik logiczny
;
PLC
;
IEC 61131
;
język programowania
;
FPGA
;
bistabilny blok funkcyjny
programmable logic controller
;
PLC
;
IEC 61131
;
programming language
;
field programmable gate arrays
;
FPGA
;
bistable function block
8/134
Nr opisu:
0000134056
On SFC low power hardware implementation in FPGAs.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
-
IFAC-PapersOnLine
2019 vol. 52 iss. 27
, s. 62-67, bibliogr. 15 poz.
Zawiera materiały z: 16th IFAC Conference on Programmable Devices and Embedded Systems PDES 2019, High Tatras, Slovakia, 29-31 October 2019.
Punktacja MNiSW
20.000
schemat SFC
;
schemat drabinkowy
;
FPGA
;
harmonogram operacji
;
odwzorowanie technologiczne
;
projektowanie ukierunkowane na redukcję pobieranej energii
SFC
;
LD
;
FPGA
;
scheduling
;
mapping
;
power aware design
9/134
Nr opisu:
0000128750
Sprzętowa implementacja dekodera LDPC w strukturze FPGA.
[Aut.]: Mateusz
Kuc
, Wojciech
Sułek
, Dariusz
Kania
.
-
Prz. Elektrot.
2019 R. 95 nr 3
, s. 58-62, bibliogr. 18 poz..
Punktacja MNiSW
20.000
kod LDPC
;
FPGA
;
Min-Sun
;
implementacja sprzętowa
LPDC
;
FPGA
;
Min-Sum
;
hardware implementation
10/134
Nr opisu:
0000125318
Hardware mapping strategies of PLC programs in FPGAs.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
W:
15th IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2018, Ostrava, Czech Republic, 23-25 May 2018. Ed. by Zdenek Slanina. Amsterdam : Elsevier, 2018
, s. 131-137, bibliogr. 26 poz. (
IFAC-PapersOnLine
; vol. 51, iss. 6 2405-8963).
Punktacja MNiSW
15.000
PLC
;
LD
;
IL
;
SFC
;
FPGA
;
harmonogramowanie
;
odwzorowanie technologiczne
;
przetwarzanie potokowe
;
współdzielenie zasobów
PLC
;
LD
;
IL
;
SFC
;
FPGA
;
scheduling
;
mapping
;
pipelining
;
resource sharing
11/134
Nr opisu:
0000121224
Multiple-Core PLC CPU implementation and programming.
[Aut.]: Adam
Milik
.
-
J. Circuits, Syst. Comput.
2018 vol. 27 no. 10
, art. 1850162 s. 1-7.
Impact Factor
0.939.
Punktacja MNiSW
15.000
PLC
;
LD
;
IL
;
SFC
;
FPGA
;
kompilator
;
optymalizacja programu sterującego
;
programowanie
;
wykres przepływu danych
;
obliczenia równoległe
;
procesor wielordzeniowy
PLC
;
LD
;
IL
;
SFC
;
FPGA
;
compiler
;
control program optimization
;
programming
;
data flow graph
;
parallel computation
;
multiple-core CPU
12/134
Nr opisu:
0000127513
Projekt i wykonanie stanowiska badawczego sensora dalekiej podczerwieni.
[Aut.]: Jan
Kwiatkowski
.
W:
Automatyzacja procesów dyskretnych
. Teoria i zastosowania. T. 2. Pod red. Andrzeja Świerniaka i Jolanty Krystek. Gliwice : Wydaw. Politechniki Śląskiej, 2018
, s. 131-138, bibliogr. 13 poz..
Punktacja MNiSW
20.000
stanowisko badawcze
;
sensor dalekiej podczerwieni
;
kamera termowizyjna
;
FPGA
experimental stand
;
far infrared sensor
;
infrared camera
;
FPGA
13/134
Nr opisu:
0000122245
Strategy of logic synthesis using MTBDD dedicated to FPGA.
[Aut.]: Adam
Opara
, Marcin
Kubica
, Dariusz
Kania
.
-
Integration
2018 vol. 62
, s. 142-158, bibliogr. 51 poz..
Impact Factor
1.150.
Punktacja MNiSW
20.000
dekompozycja
;
MTBDD
;
mapowanie technologii
;
FPGA
decomposition
;
MTBDD
;
technology mapping
;
FPGA
14/134
Nr opisu:
0000127095
Synteza programów sterowania implementowanych w układach FPGA.
[Aut.]: Adam
Milik
.
Gliwice : Wydaw. Politechniki Śląskiej, 2018, 236 s., bibliogr. 201 poz.
(
Monografia
;
[Politechnika Śląska]
nr 744).
Punktacja MNiSW
80.000
FPGA
;
optymalizacja sterowania
;
EDFG
;
odwzorowanie technologiczne
;
sterownik przemysłowy
FPGA
;
control optimization
;
EDFG
;
technological mapping
;
industrial controller
15/134
Nr opisu:
0000125325
Technology mapping of multi-output function into LUT-based FPGA.
[Aut.]: Marcin
Kubica
, Adam
Milik
, Dariusz
Kania
.
W:
15th IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2018, Ostrava, Czech Republic, 23-25 May 2018. Ed. by Zdenek Slanina. Amsterdam : Elsevier, 2018
, s. 107-112, bibliogr. 24 poz. (
IFAC-PapersOnLine
; vol. 51, iss. 6 2405-8963).
Punktacja MNiSW
15.000
FPGA
;
SMTBDD
;
układ kombinacyjny
;
dekompozycja
;
synteza logiczna
FPGA
;
SMTBDD
;
combinational circuit
;
decomposition
;
logic synthesis
16/134
Nr opisu:
0000129419
Zastosowanie Metody Elementów Skończonych Czasu Rzeczywistego w symulacji hybrydowej. Rozprawa doktorska.
[Aut.]: Waldemar
Mucha
.
Gliwice, 2018, 131 k., bibliogr. 177 poz.
Politechnika Śląska. Wydział Mechaniczny Technologiczny. Promotor: dr hab. inż. Wacław Kuś
symulacja hybrydowa
;
Metoda Elementów Skończonych Czasu Rzeczywistego
;
redukcja modelu
;
superpozycja modalna
;
kondensacja dynamiczna
;
metamodelowanie
;
sztuczna sieć neuronowa
;
FPGA
hybrid simulation
;
real time finite element method
;
model reduction
;
modal superposition technique
;
dynamic condensation
;
metamodelling
;
artificial neural network
;
FPGA
17/134
Nr opisu:
0000119270
Application of System on Chip (SoC) devices for the design of a smoke detector working with megapixel image streams.
[Aut.]: Wiesław
Pamuła
, Maciej
Sajkowski
, Tomasz
Stenzel
, Jarosław
Michalak
, Grzegorz
Baron
, Bartłomiej*
Szady
.
W:
22nd International Conference on Methods and Models in Automation and Robotics
. MMAR 2017, 28-31 August 2017, Międzyzdroje, Poland. Piscataway : Institute of Electrical and Electronics Engineers, 2017
, s. 263-268, bibliogr. 23 poz..
Punktacja MNiSW
15.000
SoC
;
przetwarzanie obrazów
;
obraz wysokiej rozdzielczości
;
FPGA
;
DSP
;
wykrywanie dymu
SoC
;
image processing
;
high resistance image
;
FPGA
;
DSP
;
smoke detection
18/134
Nr opisu:
0000116296
Area-oriented technology mapping for LUT-based logic blocks.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Int. J. Appl. Math. Comput. Sci.
2017 vol. 27 iss. 1
, s. 207-222, bibliogr..
Impact Factor
1.694.
Punktacja MNiSW
25.000
SMTBDD
;
FPGA
;
synteza
;
dekompozycja
SMTBDD
;
FPGA
;
synthesis
;
decomposition
19/134
Nr opisu:
0000120868
FPGA implementation of bit controller in double-tick architecture.
[Aut.]: Michał
Kobyłecki
, Dariusz
Kania
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017
, art. no. 120008, bibliogr. 9 poz. (
AIP Conference Proceedings
; vol. 1906, iss. 1 0094-243X).
Punktacja MNiSW
15.000
FPGA
;
implementacja sprzętu komputerowego
;
sterownik logiczny
;
synteza logiczna
;
PLC
;
logika programowalna
FPGA
;
hardware implementation
;
logic controller
;
logic synthesis
;
PLC
;
programmable logic
20/134
Nr opisu:
0000117984
FPGA support in hybrid simulation using finite element method.
[Aut.]: Waldemar
Mucha
, Wacław
Kuś
.
W:
Mechatronic systems and materials VIII
. Selected, peer reviewed papers from the 12th International Conference Mechatronic Systems and Materials MSM'2016, July 3-8, 2016, Bialystok, Poland. Ed. by Zdzisław Gosiewski and Zbigniew Kulesza. Stafa-Zurich : Trans Tech Publications, 2017
, s. 105-112, bibliogr. 10 poz. (
Solid State Phenomena
; vol. 260 1662-9779)
metoda elementów skończonych
;
FPGA
;
hardware-in-the-loop
;
symulacja hybrydowa
;
obliczenia czasu rzeczywistego
finite element method
;
FPGA
;
hardware-in-the-loop
;
hybrid simulation
;
real time computations
21/134
Nr opisu:
0000106854
An IEC 61131-3-based PLC implemented by means of an FPGA.
[Aut.]: Mirosław
Chmiel
, Józef
Kulisz
, Robert
Czerwiński
, A.
Krzyżyk
, M.
Rosół
, Patryk*
Smolarek
.
-
Microprocess. Microsyst.
2016 vol. 44
, s. 28-37, bibliogr. 37 poz..
Impact Factor
1.025.
Punktacja MNiSW
20.000
programowalny sterownik logiczny
;
EN 61131-3
;
jednostka centralna
;
jednostka arytmetyczno-logiczna
;
arytmetyka zmiennoprzecinkowa
;
FPGA
programmable logic controller
;
EN 61131-3
;
central processing unit
;
arithmetic and logic unit
;
floating-point arithmetic
;
Field Programmable Gate Array
22/134
Nr opisu:
0000112474
Decomposition time effectiveness for various synthesis strategies dedicated to FPGA structures.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
, Adam
Opara
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016
, 030005-1-030005-4, bibliogr. 11 poz. (
AIP Conference Proceedings
;
vol. 1790
0094-243X)
synteza logiczna
;
dekompozycja
;
partycjonowanie
;
FPGA
logic synthesis
;
decomposition
;
partitioning
;
FPGA
23/134
Nr opisu:
0000116528
Distributed PLC based on multicore CPUs - architecture and programming.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
W:
14th IFAC Conference on Programmable Devices and Embedded Systems
. PDES 2016 Brno, Czech Republic, 5-7 October 2016. Ed. by Zdenek Bradac. Amsterdam : Elsevier, 2016
, s. 1-7, bibliogr. 23 poz. (
IFAC-PapersOnLine
; vol. 49, iss. 25 2405-8963)
PLC
;
FD
;
SFC
;
kompilator
;
system dystrybucji
;
system sterowania
;
MIMD
;
FPGA
PLC
;
LD
;
SFC
;
compiler
;
distributed system
;
control network
;
MIMD
;
FPGA
24/134
Nr opisu:
0000112464
Double-tick realization of binary control program.
[Aut.]: M.
Kobylecki
, Dariusz
Kania
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016
, 030009-1-030009-4, bibliogr. 9 poz. (
AIP Conference Proceedings
; vol. 1790, iss. 1 0094-243X)
sterownik logiczny
;
PLC
;
logika programowalna
;
FPGA
logic controller
;
PLC
;
programmable logic
;
FPGA
25/134
Nr opisu:
0000111709
FPGA-based two-processor CPU for PLC.
[Aut.]: Mirosław
Chmiel
, W.
Kloska
, Dariusz
Polok
, J.
Mocha
.
W:
2016 International Conference on Signals and Electronic Systems (ICSES), Kraków, Poland, 5-7 September 2016
. Eds.: Witold Machowski and Jacek Stępień. Piscataway : IEEE, 2016
, s. 247-252, bibliogr. 21 poz.
FPGA
;
jednostka centralna
;
programowalny sterownik logiczny
;
język programowania
;
lista instrukcji
;
logika programowalna
Field Programmable Gate Array
;
central processing unit
;
programmable logic controller
;
programming language
;
instruction List
;
programmable logic
26/134
Nr opisu:
0000111834
IEC 6131-3 compliant PLC structure based on FPGA multi-core solution.
[Aut.]: Piotr
Chodorowski
, Mirosław
Chmiel
.
W:
2016 International Conference on Signals and Electronic Systems (ICSES), Kraków, Poland, 5-7 September 2016
. Eds.: Witold Machowski and Jacek Stępień. Piscataway : IEEE, 2016
, s. 237-242, bibliogr. 20 poz.
układ sterujący
;
jednostka centralna
;
FPGA
;
EN 61131-3
;
programowalny sterownik logiczny
control system
;
central processing unit
;
Field Programmable Gate Array
;
EN 61131-3
;
programmable logic controller
27/134
Nr opisu:
0000111705
Multiple core PLC CPU with tight thread synchronization.
[Aut.]: Adam
Milik
, Mirosław
Chmiel
, Edward**
Hrynkiewicz
.
W:
2016 International Conference on Signals and Electronic Systems (ICSES), Kraków, Poland, 5-7 September 2016
. Eds.: Witold Machowski and Jacek Stępień. Piscataway : IEEE, 2016
, s. 253-258, bibliogr. 21 poz.
architektura wielowątkowa
;
programowalny sterownik logiczny
;
CPU
;
FPGA
multithreaded architecture
;
programmable logic controller
;
CPU
;
FPGA
28/134
Nr opisu:
0000105292
On hardware synthesis and implementation of PLC programs in FPGAs.
[Aut.]: Adam
Milik
.
-
Microprocess. Microsyst.
2016 vol. 44
, s. 2-16, bibliogr. 37 poz..
Impact Factor
1.025.
Punktacja MNiSW
20.000
PLC
;
FPGA
;
DSP48
;
LD
;
IL
;
SFC
;
DFG
;
synteza wysokiego poziomu
;
synteza logiczna
;
układ rekonfigurowalny
PLC
;
FPGA
;
DSP48
;
LD
;
IL
;
SFC
;
DFG
;
high level synthesis
;
logic synthesis
;
reconfigurable hardware
29/134
Nr opisu:
0000105918
On the systematic method of conditional control program execution by a PLC.
[Aut.]: Adam
Milik
, Mirosław
Chmiel
, Edward**
Hrynkiewicz
.
-
Bull. Pol. Acad. Sci., Tech. Sci.
2016 vol. 64 no. 1
, s. 161-170, bibliogr. 21 poz..
Impact Factor
1.156.
Punktacja MNiSW
25.000
program sterowania
;
PLC
;
LD
;
IL
;
FPGA
;
kompilator
;
optymalizacja programu sterowania
;
programowanie sterowników PLC
;
graf przepływowy
control program
;
PLC
;
LD
;
IL
;
FPGA
;
compiler
;
control program optimization
;
PLC programming
;
flow graph
30/134
Nr opisu:
0000100945
Real time dense motion estimation using FPGA based omnidirectional video acquisition device.
[Aut.]: Jan
Kwiatkowski
, Dawid
Sobel
, A.
Ryt
, Mariusz*
Domżał
, Karol*
Jędrasiak
, Aleksander
Nawrat
.
W:
Innovative simulation systems
. Eds. Aleksander Nawrat, Karol Jędrasiak. Cham : Springer, 2016
, s. 87-108, bibliogr. 34 poz. (
Studies in Systems, Decision and Control
; vol. 33 2198-4182)
kamera dookólna
;
przetwarzanie obrazu
;
FPGA
;
przepływ optyczny
;
akceleracja sprzętowa
;
estymacja gęstości ruchu
omnidirectional camera
;
image processing
;
FPGA
;
optical flow
;
hardware acceleration
;
dense motion estimation
31/134
Nr opisu:
0000106607
Real time Thermogram enhancement by FPGA-based contrast stretching.
[Aut.]: Jan
Kwiatkowski
, Krzysztof
Daniec
, K.
Jędrasik
, Dawid
Sobel
, Mariusz*
Domżał
, Aleksander
Nawrat
.
W:
Intelligent information and database systems
. 8th Asian Conference, ACIIDS 2016, Da Nang, Vietnam, March 14-16, 2016. Proceedings. Pt. 2. Eds. Ngoc Thanh Nguyen, Bogdan Trawiński, Hamido Fujita, Tzung-Pei Hong. Cham : Springer, 2016
, s. 487-496, bibliogr. 12 poz. (
Lecture Notes in Computer Science
; vol. 9622 0302-9743)
odwzorowanie cieplne
;
przetwarzanie wideo w czasie rzeczywistym
;
rozciąganie histogramu
;
normalizacja
;
FPGA
;
przyspieszanie sprzętowe
thermal imaging
;
real time video processing
;
histogram stretching
;
normalization
;
FPGA
;
hardware acceleration
32/134
Nr opisu:
0000106545
SMTBDD. New form of BDD for logic synthesis.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Int. J. Electron. Telecommun.
2016 vol. 62 no. 1
, s. 33-41, bibliogr. 26 poz..
Punktacja MNiSW
15.000
synteza logiczna
;
SMTBDD
;
dekompozycja
;
odwzorowanie technologiczne
;
FPGA
;
układ cyfrowy
logic synthesis
;
SMTBDD
;
decomposition
;
technology mapping
;
FPGA
;
digital circuit
33/134
Nr opisu:
0000104734
Soft core processor generated based on the machine code of the application.
[Aut.]: Adam
Ziębiński
, Stanisław*
Świerc
.
-
J. Circuits, Syst. Comput.
2016 vol. 25 iss. 4
, s. 1-14.
Impact Factor
0.481.
Punktacja MNiSW
15.000
FPGA
;
język opisu sprzętu
FPGA
;
hardware description language
;
soft core processor generator
;
application-specific instruction processor
34/134
Nr opisu:
0000107453
Wykorzystanie układów FPGA i procesorów sygnałowych do przetwarzania w czasie rzeczywistym obrazów wysokiej rozdzielczości.
[Aut.]: Wiesław
Pamuła
, Grzegorz
Baron
, Bartłomiej*
Szady
, Jarosław
Michalak
, Maciej
Sajkowski
, Tomasz
Stenzel
.
W:
Energoelektronika w nauce i dydaktyce
. ENiD 2016. XV Sympozjum, Gliwice - Tarnowskie Góry, 12-14 maja 2016. Materiały. Politechnika Śląska. Wydział Elektryczny. Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki. Gliwice : Wydział Elektryczny Politechniki Śląskiej, 2016
, s. 161-166, bibliogr. 3 poz.
FPGA
;
przetwarzanie obrazów
;
detektor dymu
;
System on Chip
FPGA
;
image processing
;
smoke detector
;
System on Chip
35/134
Nr opisu:
0000100871
Acceleration of tests for JPEG2000 encoder verification.
[Aut.]: M.
Gołek
, A.
Koczor
, Ł.
Matoga
, P.
Ządek
, P.
Penkala
, Adam*
Pawlak
.
W:
[13th] IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015
, s. 199-205, bibliogr. 12 poz.
Toż na CD-ROM
weryfikacja rdzenia IP
;
platforma emulacyjna
;
usuwanie błędów z programu
;
FPGA
;
symulacja współbieżna
IP core verification
;
emulation platform
;
debugging
;
FPGA
;
co-simulation
36/134
Nr opisu:
0000104486
Acceleration of tests for the JPEG2000 encoder verification.
[Aut.]: M.
Gołek
, A.
Koczor
, Ł.
Matoga
, P.
Ządek
, P.
Penkala
, Adam*
Pawlak
.
-
IFAC-PapersOnLine
2015 vol. 48 iss. 4
, s. 186-192, bibliogr. 12 poz.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems - PDES 2015.
Punktacja MNiSW
5.000
weryfikacja rdzenia IP
;
platforma emulacyjna
;
debugowanie
;
FPGA
;
symulacja współbieżna
IP core verification
;
emulation platform
;
debugging
;
FPGA
;
co-simulation
37/134
Nr opisu:
0000100890
On PLCs control program hardware implementation selected problems of mapping and scheduling.
[Aut.]: Adam
Milik
.
W:
[13th] IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015
, s. 363-370, bibliogr. 27 poz.
Toż na CD-ROM
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
synteza wysokiego poziomu
;
synteza logiczna
;
układ rekonfigurowalny
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
high level synthesis
;
logic synthesis
;
reconfigurable hardware
38/134
Nr opisu:
0000101941
On PLCs control program hardware implementation selected problems of mapping and scheduling.
[Aut.]: Adam
Milik
.
-
IFAC-PapersOnLine
2015 vol. 28 iss. 4
, s. 354-361, bibliogr.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems PDES 2015. Ed. by Adam Milik.
Punktacja MNiSW
5.000
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
synteza wysokiego poziomu
;
synteza logiczna
;
układ rekonfigurowalny
;
IL
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
high level synthesis
;
logic synthesis
;
reconfigurable hardware
;
IL
39/134
Nr opisu:
0000100837
SMTBDD: new concept of graph for function decomposition.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
W:
[13th] IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015
, s. 61-66, bibliogr. 13 poz.
Toż na CD-ROM
synteza logiczna
;
SMTBDD
;
rozkład
;
FPGA
;
układ cyfrowy
logic synthesis
;
SMTBDD
;
decomposition
;
FPGA
;
digital circuit
40/134
Nr opisu:
0000104489
SMTBDD: New concept of graph for function decomposition.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
IFAC-PapersOnLine
2015 vol. 48 iss. 4
, s. 49-54, bibliogr. 13 poz.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems - PDES 2015.
Punktacja MNiSW
5.000
synteza logiczna
;
MTBDD
;
rozkład
;
FPGA
;
układ cyfrowy
logic synthesis
;
SMTBDD
;
decomposition
;
FPGA
;
digital circuit
41/134
Nr opisu:
0000093738
A frame filter IP core for RT-Ethernet monitoring.
[Aut.]: Adam
Ziębiński
, Rafał
Cupek
, P.
Piękoś
, Łukasz*
Huczała
.
-
Prz. Elektrot.
2014 R. 90 nr 10
, s. 219-225, bibliogr. 23 poz..
Punktacja MNiSW
14.000
FPGA
;
filtr ramek
;
rdzeń IP
;
sieć przemysłowa
;
analizator sieci
;
sieciowy TAP
;
Profinet I/O
;
RT-Ethernet
FPGA
;
frame filter
;
IP core
;
industrial network
;
network analyzer
;
network TAP
;
Profinet I/O
;
RT-Ethernet
42/134
Nr opisu:
0000099759
Analysis of implementation opportunities for selected conventional counter-based circuits in selected FPGA structures in terms of time performance.
[Aut.]: Jarosław
Wrotniak
, Krzysztof*
Pucher
, Dariusz
Polok
.
W:
International Conference on Applied and Theoretical Electricity (ICATE), Craiova, 23-25 Oct. 2014
. Piscataway : IEEE, 2014
, s. 1-7, bibliogr. 13 poz.
FPGA
;
układ logiczny
;
półprzewodnik
Field Programmable Gate Array
;
logic array
;
semiconductor
43/134
Nr opisu:
0000090016
Ocena efektywności dopasowania technologicznego dla struktur FPGA.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
, Adam
Opara
.
-
Elektronika
2014 R. 55 nr 2
, s. 59-62, bibliogr. 13 poz..
Punktacja MNiSW
8.000
FPGA
;
dekompozycja
;
dopasowanie technologiczne
FPGA
;
decomposition
;
technological mapping
44/134
Nr opisu:
0000096127
On FPGA dedicated SFC synthesis and implementation according to IEC61131.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
W:
2014 International Conference on Signals and Electronic Systems (ICSES), Poznań, Poland, 11-13 September 2014
. Faculty of Electronics and Telecommunications. Poznan University of Technology. Poland. Piscataway : IEEE, 2014
, s. 1-4, bibliogr. 18 poz.
FPGA
;
synteza wysokiego poziomu
;
IL
;
LD
;
sterownik programowalny
;
system rekonfiguracji
;
SFC
FPGA
;
high level synthesis
;
IL
;
LD
;
programmable logic controller
;
reconfigurable system
;
SFC
45/134
Nr opisu:
0000096130
On ladder diagrams compilation and synthesis to FPGA implemented reconfigurable logic controller.
[Aut.]: Adam
Milik
.
-
Adv. Electr. Electron. Eng.
2014 vol. 12 nr 5
, s. 443-451, bibliogr. 19 poz..
Punktacja MNiSW
5.000
DFG
;
FPGA
;
synteza wysokiego poziomu
;
IEC61131-3
;
LD
;
synteza logiczna
;
PLC
;
układ rekonfigurowalny
DFG
;
FPGA
;
high level synthesis
;
IEC61131-3
;
LD
;
logic synthesis
;
PLC
;
reconfigurable hardware
46/134
Nr opisu:
0000096391
Seeking for decomposition of a Boolean function in the Reed-Muller spectral domain by means of permutation between function variables.
[Aut.]: Edward**
Hrynkiewicz
, Dariusz
Polok
.
W:
Mixed design of integrated circuits and systems
. MIXDES 2014. Proceedings of the 21st international conference, Lublin, Poland, June 19-21, 2014. Ed. by Andrzej Napieralski. Łódź : Department of Microelectronics and Computer Science. Technical University of Łódź, 2014
, s. 262-266, bibliogr. 11 poz.
funkcja boolowska
;
FPGA
;
widmo Reeda-Mullera
;
podział układów logicznych
Boolean function
;
FPGA
;
Reed-Muller spectrum
;
logic circuit implementation
47/134
Nr opisu:
0000095523
Synteza i implementacja układu sterowania w strukturze FPGA opisanego językiem SFC zgodnego z IEC61131.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
-
Elektronika
2014 R. 55 nr 12
, s. 17-20, bibliogr. 10 poz..
Punktacja MNiSW
8.000
układ sterowania
;
FPGA
;
SFC
;
IEC 61131
control system
;
FPGA
;
SFC
;
IEC 61131
48/134
Nr opisu:
0000086187
Decomposition of the fuzzy inference system for implementation in the FPGA structure.
[Aut.]: Bernard
Wyrwoł
, Edward**
Hrynkiewicz
.
-
Int. J. Appl. Math. Comput. Sci.
2013 vol. 23 no. 2
, s. 473-483, bibliogr..
Impact Factor
1.390.
Punktacja MNiSW
25.000
logika rozmyta
;
algorytm wnioskowania przybliżonego
;
dekompozycja
;
FPGA
;
cyfrowy regulator rozmyty
fuzzy logic
;
fuzzy inference algorithm
;
decomposition
;
FPGA
;
digital fuzzy logic controller
49/134
Nr opisu:
0000090720
Detekcja i klasyfikacja pojazdów z wykorzystaniem cyfrowego strumienia wideo dla systemów sterowania ruchem drogowym.
[Aut.]: Wiesław
Pamuła
.
Warszawa : Oficyna Wydaw. Politechniki Warszawskiej, 2013, 110 s., bibliogr. 174 poz.
(
Prace Naukowe
;
Politechnika Warszawska
Transport
; z. 93 1230-9265)
identyfikacja stanu ruchu drogowego
;
przetwarzanie obrazu
;
detekcja pojazdu
;
FPGA
;
klasyfikacja pojazdów
;
strumień wideo
;
system sterowania ruchem drogowym
traffic state identification
;
image processing
;
vehicle detection
;
Field Programmable Gate Array
;
video stream
;
traffic control system
50/134
Nr opisu:
0000094260
FPGA based OPC UA embedded industrial data server implementation.
[Aut.]: Rafał
Cupek
, Adam
Ziębiński
, M.
Franek
.
-
J. Circuits, Syst. Comput.
2013 vol. 22 iss. 8
, s. 1-18, bibliogr. 27 poz..
Impact Factor
0.330.
Punktacja MNiSW
15.000
rozproszony system sterowania
;
fieldbus
;
FPGA
;
MES
;
serwer OPC
;
OPC UA
;
SCADA
;
SOA
distributed control system
;
fieldbus
;
FPGA
;
FEM
;
OPC server
;
OPC UA
;
SCADA
;
SOA
51/134
Nr opisu:
0000090756
GF(q) LDPC decoder design for FPGA implementation.
[Aut.]: Wojciech
Sułek
, Marcin
Kucharczyk
, Grzegorz
Dziwoki
.
W:
IEEE 10th Consumer Communications and Networking Conference
. CCNC 2013, Las Vegas, 11-14 January 2013. Piscataway : Institute of Electrical and Electronics Engineers, 2013
, s. 460-465, bibliogr. 17 poz.
kanał AWGN
;
pole Galois
;
kod binarny
;
kod blokowy
;
dekodowanie
;
FPGA
;
kod kontroli parzystości
;
kluczowanie z przesunięciem fazy
AWGN channel
;
Galois field
;
binary code
;
block code
;
decoding
;
field programmable gate arrays
;
parity check code
;
phase shift keying
52/134
Nr opisu:
0000087667
Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2013 vol. 59 nr 8
, s. 799-802, bibliogr. 13 poz..
Punktacja MNiSW
11.000
sterownik programowalny
;
LD
;
SFC
;
synteza logiczna wysokiego poziomu
;
DFG
;
graf przepływu danych
;
FPGA
;
układ rekonfigurowalny
;
schemat drabinkowy
programmable controller
;
LD
;
SFC
;
high level logic synthesis
;
DFG
;
data flow graph
;
FPGA
;
reconfigurable hardware
;
ladder diagram
53/134
Nr opisu:
0000090816
Simple communication with FPGA device over Ethernet interface.
[Aut.]: Marcin
Kucharczyk
, Grzegorz
Dziwoki
.
W:
Computer networks
. CN 2013. 20th International conference, Lwówek Śląski, Poland, June 17-21, 2013. Proceedings. Eds: Andrzej Kwiecień, Piotr Gaj, Piotr Stera. Berlin : Springer-Verlag, 2013
, s. 290-299, bibliogr. 14 poz. (
Communications in Computer and Information Science
; 370 1865-0929)
protokół transmisji
;
Ethernet
;
FPGA
;
kod LDPC
transmission protocol
;
Ethernet
;
FPGA
;
LDPC code
54/134
Nr opisu:
0000076130
Arithmetic operators on GF(2
m
) for cryptographic applications: performance - power consumption - security tradeoffs. Rozprawa doktorska.
[Aut.]: Danuta*
Pamuła
.
Gliwice, 2012, 141 s., bibliogr. 116 poz. + zał.: 35 s.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Edward** Hrynkiewicz, CNRS researcher, HDR A. Tisserand
arytmetyka komputerowa
;
operator arytmetyczny
;
FPGA
;
ECC
;
kryptografia krzywych eliptycznych
;
kryptoanaliza
;
bezpieczeństwo
;
atak typu side-channel
computer arithmetic
;
arithmetic operator
;
FPGA
;
ECC
;
elliptic curve cryptography
;
cryptanalysis
;
safety
;
side-channel attack
55/134
Nr opisu:
0000073911
Metoda implementacji trójwymiarowej dyskretnej transformaty falkowej strumienia wideo w układach FPGA.
[Aut.]: Wiesław
Pamuła
.
-
Pomiary Autom. Kontr.
2012 vol. 58 nr 7
, s. 632-634, bibliogr. 10 poz..
Punktacja MNiSW
7.000
dyskretna transformata falkowa
;
FPGA
;
detekcja obiektów ruchomych
DWT
;
FPGA
;
moving object detection
56/134
Nr opisu:
0000070469
Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA.
[Aut.]: Jan*
Mocha
, Dariusz
Kania
.
-
Pomiary Autom. Kontr.
2012 vol. 58 nr 1
, s. 88-92, bibliogr. 9 poz..
Punktacja MNiSW
7.000
programowalny sterownik logiczny
;
PLC
;
FPGA
;
układ logiki programowalnej
;
schemat drabinkowy
programmable logic controller
;
PLC
;
FPGA
;
programmable logic device
;
ladder diagram
57/134
Nr opisu:
0000079167
Modified current transconductance amplifier - new versatile active element.
[Aut.]: Andrzej
Malcher
.
-
Bull. Pol. Acad. Sci., Tech. Sci.
2012 vol. 60 no. 4
, s. 739-750, bibliogr. 17 poz..
Impact Factor
0.980.
Punktacja MNiSW
30.000
wzmacniacz transkonduktancyjny
;
oscylator kwadraturowy
;
wzmacniacz operacyjny
;
programowalna matryca analogowa
;
FPGA
;
regulacja amplitudy
transconductance amplifier
;
quadrature oscillator
;
operational amplifier
;
Field Programmable Analog Array
;
FPGA
;
amplitude regulation
58/134
Nr opisu:
0000076095
Sprzętowa realizacja programu sterowania w strukturach FPGA.
[Aut.]: Jan*
Mocha
, Dariusz
Kania
.
-
Prz. Elektrot.
2012 R. 88 nr 12a
, s. 95-100, bibliogr. 17 poz..
Punktacja MNiSW
15.000
programowalny sterownik logiczny
;
schemat drabinkowy
;
układ logiki programowalnej
;
FPGA
programmable logic controller
;
ladder diagram
;
programmable logic device
;
FPGA
59/134
Nr opisu:
0000073910
Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2012 vol. 58 nr 7
, s. 617-619, bibliogr. 9 poz..
Punktacja MNiSW
7.000
sterownik programowalny
;
schemat drabinkowy
;
LD
;
FPGA
;
synteza logiczna wysokiego poziomu
;
arytmetyka
;
układ rekonfigurowalny
PLC
;
ladder diagram
;
LD
;
FPGA
;
high level logic synthesis
;
arithmetic
;
reconfigurable hardware
60/134
Nr opisu:
0000071068
Synthesis and implementation of reconfigurable PLC on FPGA platform.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
-
Int. J. Electron. Telecommun.
2012 vol. 58 no. 1
, s. 85-94, bibliogr. 30 poz..
Impact Factor
0.850.
Punktacja MNiSW
8.000
PLC
;
FPGA
;
synteza logiczna wysokiego poziomu
;
układ rekonfigurowalny
;
układ arytmetyczny
PLC
;
Field Programmable Gate Array
;
high level logic synthesis
;
reconfigurable hardware
;
arithmetic circuit
61/134
Nr opisu:
0000081975
The dynamic properties investigation of the PLC CPU implemented in FPGA.
[Aut.]: Mirosław
Chmiel
, Edward**
Hrynkiewicz
.
W:
Proceedings of 11th IFAC/IEEE International Conference on Programmable Devices and Embedded Systems
. PDeS'2012, Brno, May 23th-25th, 2012. [Brno] : [Brno University of Technology. Faculty of Electrical Engineering and Communication], 2012
, s. 126-131, bibliogr. 12 poz.
programowalny sterownik logiczny
;
jednostka centralna
;
czas skanowania
;
czas przepustowości
;
czas odpowiedzi
;
przetwarzanie współbieżne
;
FPGA
programmable logic controller
;
central processing unit
;
scan time
;
throughput time
;
response time
;
concurrent operation
;
FPGA
62/134
Nr opisu:
0000084032
Układy logiki programowalnej. Podstawy syntezy i sposoby odwzorowania technologicznego.
[Aut.]: Dariusz
Kania
.
Warszawa : Wydaw. Naukowe PWN, 2012, 220 s., bibliogr.
logika
;
synteza logiczna
;
układ programowalny
;
układ cyfrowy
;
SPLD
;
CPLD
;
FPGA
logic
;
logic synthesis
;
programmable device
;
digital circuit
;
SPLD
;
CPLD
;
FPGA
63/134
Nr opisu:
0000068349
Aplikacja w języku Java realizująca funkcję parsera pseudokodu opisującego strukturę specjalizowanego koprocesora sterownika PLC do VHDL.
[Aut.]: Adam
Ziębiński
, Rafał
Cupek
, W.
Sroka
.
-
Pomiary Autom. Kontr.
2011 vol. 57 nr 8
, s. 845-847, bibliogr. 8 poz..
Punktacja MNiSW
7.000
FPGA
;
Java
;
PLC
;
sterownik programowalny
;
VHDL
Field Programmable Gate Array
;
Java
;
PLC
;
programmable logic controller
;
VHDL
64/134
Nr opisu:
0000076369
Automatic implementation of arithmetic operation in reconfigurable logic controllers.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
W:
20th European Conference on Circuit Theory and Design
. ECCTD 2011, Linkoping, Sweden, August 29-31, 2011. Piscataway : Institute of Electrical and Electronics Engineers, 2011
, s. 721-724, bibliogr. 12 poz.
PLC
;
FPGA
;
synteza logiczna
;
układ arytmetyczny
;
układ rekonfigurowalny
;
synteza wysokiego poziomu
PLC
;
Field Programmable Gate Array
;
logic synthesis
;
arithmetic circuit
;
reconfigurable hardware
;
high level synthesis
65/134
Nr opisu:
0000072422
Central processing units for PLC implementation in Virtex-4 FPGA.
[Aut.]: Mirosław
Chmiel
, Jan*
Mocha
, Edward**
Hrynkiewicz
, Adam
Milik
.
W:
18th IFAC World Congress 2011, Milan, Italy, 28 August - 2 September 2011
. Vol. 9. Red Hook : Curran, 2011
, s. 6902-6907, bibliogr.
programowalny sterownik logiczny
;
PLC
;
jednostka centralna
;
długość cyklu produkcyjnego
;
programowanie współbieżne
;
układ FPGA
;
FPGA
programmable logic controller
;
PLC
;
central processing unit
;
throughput time
;
concurrent programming
;
Field Programmable Gate Array
;
FPGA
66/134
Nr opisu:
0000082893
Decomposition of multioutput logic function in Reed-Muller spectral domain.
[Aut.]: Edward**
Hrynkiewicz
, S.
Kołodziński
.
W:
Proceedings of the 2011 IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems
. [DDECS 2011], Cottbus, Germany, April 13-15, 2011. Piscataway : Institute of Electrical and Electronics Engineers, 2011
, s. 179-182, bibliogr. 17 poz.
funkcja logiczna wielowyjściowa
;
widmo Reeda-Mullera
;
dekompozycja rozłączna
;
dekompozycja nierozłączna
;
Boole'owski rachunek różniczkowy
;
FPGA
multi-output logic function
;
Reed-Muller spectrum
;
disjoint decomposition
;
non-disjoint decomposition
;
Boolean Differential Calculus
;
FPGA
67/134
Nr opisu:
0000068348
Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
-
Pomiary Autom. Kontr.
2011 vol. 57 nr 8
, s. 842-844, bibliogr. 10 poz..
Punktacja MNiSW
7.000
FPGA
;
arytmetyka
;
układ rekonfigurowalny
;
PLC
;
sterownik programowalny
;
synteza logiczna wysokiego poziomu
Field Programmable Gate Array
;
arithmetic
;
reconfigurable hardware
;
PLC
;
programmable logic controller
;
high level logic synthesis
68/134
Nr opisu:
0000068792
Kompaktowy sterownik programowalny z panelem dotykowym.
[Aut.]: Ł.
Folta
, Mirosław
Chmiel
, Jan*
Mocha
.
-
Wiad. Elektrot.
2011 R. 79 nr 11
, s. 47-49, bibliogr. 12 poz..
Punktacja MNiSW
5.000
sterownik programowalny
;
PLC
;
panel operatorski
;
FPGA
;
układ FPGA
programmable logic controller
;
operator panel
;
Field Programmable Gate Array
;
FPGA system
69/134
Nr opisu:
0000082091
Kompaktowy sterownik programowalny z panelem dotykowym.
[Aut.]: Ł.
Folta
, Jan*
Mocha
.
W:
Dziesiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 05-09.06.2011]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2011
, s. 72
Pełny tekst na CD-ROM
sterownik programowalny
;
PLC
;
panel operatorski
;
HMI
;
układ logiki programowalnej
;
FPGA
;
protokół Modbus
;
system mikroprocesorowy
;
PicoBlaze
programmable controller
;
PLC
;
operator panel
;
HMI
;
programmable logic device
;
FPGA
;
Modbus protocol
;
microprocessor system
;
PicoBlaze
70/134
Nr opisu:
0000068354
Możliwość wykorzystania specyficznych własności układów FPGA do konstrukcji jednostki centralnej sterownika PLC.
[Aut.]: Mirosław
Chmiel
, Jan*
Mocha
.
-
Elektronika
2011 R. 52 nr 9
, s. 167-170, bibliogr. 9 poz..
Punktacja MNiSW
6.000
sterownik programowalny
;
PLC
;
układ FPGA
;
FPGA
;
układ logiki programowalnej
programmable logic controller
;
PLC
;
FPGA system
;
FPGA
;
Field Programmable Gate Array
;
programmable logic device
71/134
Nr opisu:
0000082090
Możliwość wykorzystania specyficznych własności układów FPGA do konstrukcji jednostki centralnej sterownika PLC.
[Aut.]: Mirosław
Chmiel
, Jan*
Mocha
.
W:
Dziesiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 05-09.06.2011]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2011
, s. 71
Pełny tekst na CD-ROM
programowalny sterownik logiczny
;
PLC
;
układ logiki programowalnej
;
FPGA
programmable logic controller
;
PLC
;
programmable logic device
;
FPGA
72/134
Nr opisu:
0000081333
Rozproszony system sterowania oparty o układy reprogramowalne FPGA dla manipulacji zdalnych na duże odległości.
[Aut.]: Paweł
Kostka
, Z.
Nawrat
, Z.
Malota
.
W:
Biocybernetyka i inżynieria biomedyczna
. XVII Krajowa konferencja, Gliwice/Tarnowskie Góry, 11-14 października 2011. Red. Wojciech Filipowski, Paweł Kostka. [B.m.] : [b.w.], 2011
, s. 88
Pełny tekst na CD-ROM
rozproszony system sterowania
;
FPGA
;
chirurgia małoinwazyjna
;
manipulacja zdalna
distributed control system
;
FPGA
;
minimally invasive surgery
;
remote manipulation
73/134
Nr opisu:
0000076440
Sprzętowa realizacja fuzji obrazów metodą piramidy Laplace'a w systemach nadzoru i diagnostyki.
[Aut.]: A
Antoniewicz
, Wojciech
Jamrozik
, M.
Kondej
, B.
Putz
.
W:
Diagnostyka procesów i systemów
. DPS 2011. X Międzynarodowa konferencja naukowo-techniczna, Zamość, 19-21 września 2011. [Dokument elektroniczny]. [B.m.] : [b.w.], 2011
, pamięć USB (PenDrive) s. 451-458, bibliogr. 9 poz.
system monitorowania
;
kamera termowizyjna
;
sekwencja wideo
;
FPGA
monitoring system
;
thermovisual camera
;
video sequence
;
FPGA
74/134
Nr opisu:
0000083448
Sprzętowa realizacja fuzji obrazów metodą piramidy Laplace'a w systemach nadzoru i diagnostyki.
[Aut.]: A.
Antoniewicz
, Wojciech
Jamrozik
, M.
Kondej
, B.
Putz
.
-
Pomiary Autom. Kontr.
2011 nr 7
, s. 789-793, bibliogr. 11 poz..
Punktacja MNiSW
7.000
system monitorowania
;
kamera termowizyjna
;
sekwencja wideo
;
FPGA
monitoring system
;
thermovisual camera
;
video sequence
;
FPGA
75/134
Nr opisu:
0000068768
Wybrane zagadnienia cyfrowej realizacji algorytmów modulacji szerokości impulsów w układach przekształtnikowych.
[Aut.]: Tomasz*
Biskup
.
Gliwice : Wydaw. Politechniki Śląskiej, 2011, 208 s., bibliogr.
(
Monografia
;
[Politechnika Śląska]
nr 340)
Rozprawa habilitacyjna
układ przekształtnikowy
;
falownik napięcia
;
CPLD
;
FPGA
;
modulacja stochastyczna
converter system
;
voltage inverter
;
CPLD
;
FPGA
;
random modulation
76/134
Nr opisu:
0000068421
Wykorzystanie algorytmów kolorowania grafu w sprzętowej realizacji systemu wnioskowania przybliżonego HFIS.
[Aut.]: Bernard
Wyrwoł
.
-
Prz. Elektrot.
2011 R. 87 nr 10
, s. 64-67, bibliogr. 12 poz..
Impact Factor
0.244.
Punktacja MNiSW
15.000
wnioskowanie przybliżone
;
dekompozycja lingwistyczna
;
FPGA
approximate reasoning
;
linguistic decomposition
;
Field Programmable Gate Array
;
FPGA
77/134
Nr opisu:
0000082087
Wykorzystanie algorytmów kolorowania grafu w sprzętowej realizacji systemu wnioskowania przybliżonego HFIS.
[Aut.]: Bernard
Wyrwoł
.
W:
Dziesiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 05-09.06.2011]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2011
, s. 67
Pełny tekst na CD-ROM
wnioskowanie przybliżone
;
reguła rozmyta
;
dekompozycja lingwistyczna
;
architektura hierarchiczna
;
graf nieskierowany
;
algorytm zachłanny
;
FPGA
;
kolorowanie wierzchołków grafu
;
macierz sąsiedztwa
fuzzy inference
;
fuzzy rule
;
linguistic decomposition
;
hierarchical architecture
;
undirected graph
;
greedy algorithm
;
FPGA
;
graph vertex coloring
;
adjacency matrix
78/134
Nr opisu:
0000063173
An Ashenhurst disjoint and non-disjoint decomposition of logic functions in Reed-Muller spectral domain.
[Aut.]: Edward**
Hrynkiewicz
, S.
Kołodziński
.
W:
Mixed design of integrated circuits and systems
. MIXDES 2010. Proceedings of the 17th international conference, Wrocław, Poland, 24-26 June 2010. Ed. by A. Napieralski. Wrocław : Department of Microelectronics and Computer Science. Technical University of Łódź, 2010
, s. 200-204, bibliogr. 10 poz.
widmo Reeda-Mullera
;
dekompozycja
;
Boole'owski rachunek różniczkowy
;
FPGA
Reed-Muller spectrum
;
decomposition
;
Boolean Differential Calculus
;
FPGA
79/134
Nr opisu:
0000056319
Emisja zaburzeń elektromagnetycznych przez systemy mikroprocesorowe implementowane w układach programowalnych FPGA.
[Aut.]: Jan*
Mocha
, T.
Woźnica
.
-
Prz. Elektrot.
2010 R. 86 nr 3
, s. 157-160, bibliogr. 6 poz..
Impact Factor
0.242
układ programowalny
;
FPGA
;
system mikroprocesorowy
;
emisja zaburzeń elektromagnetycznych
programmable device
;
FPGA
;
microprocessor system
;
electromagnetic emission
80/134
Nr opisu:
0000059220
FPGA based "Intelligent Tap" device for real-time Ethernet network monitoring.
[Aut.]: Rafał
Cupek
, P.
Piękoś
, M.
Poczobutt
, Adam
Ziębiński
.
W:
Computer networks
. CN 2010. 17th Conference, Ustroń, Poland, June 15-19, 2010. Proceedings. Eds. Andrzej Kwiecień, Piotr Gaj, Piotr Stera. Berlin : Springer-Verlag, 2010
, s. 58-66, bibliogr. 7 poz. (
Communications in Computer and Information Science
; 79 1865-0929)
system czasu rzeczywistego
;
Ethernet
;
diagnostyka sieci
;
FPGA
;
monitorowanie sieci
;
architektura RISC
real time system
;
Ethernet
;
network diagnostics
;
FPGA
;
network monitoring
;
RISC architecture
81/134
Nr opisu:
0000059503
Porównanie metod dynamicznej rekonfiguracji analogowych oraz cyfrowych matryc programowalnych.
[Aut.]: Jan*
Mocha
.
-
Elektronika
2010 R. 51 nr 9
, s. 55-58, bibliogr. 14 poz.
układ programowalny
;
FPGA
;
programowalna matryca analogowa
;
rekonfiguracja dynamiczna
programmable device
;
Field Programmable Gate Array
;
Field Programmable Analog Array
;
dynamic reconfiguration
82/134
Nr opisu:
0000082648
Porównanie metod dynamicznej rekonfiguracji analogowych oraz cyfrowych matryc programowalnych.
[Aut.]: Jan*
Mocha
.
W:
Dziewiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 30.05-02.06.2010]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2010
, s. 67
Pełny tekst na CD-ROM
układ programowalny
;
FPGA
;
FPAA
;
rekonfiguracja dynamiczna
;
układ reprogramowalny
;
programowalna matryca analogowa
;
programowalna matryca cyfrowa
programmable device
;
FPGA
;
FPAA
;
dynamic reconfiguration
;
reprogrammable system
;
Field Programmable Analog Array
;
digital programmable array
83/134
Nr opisu:
0000057918
Realizacja koprocesora Modbus Slave w układzie FPGA z wykorzystaniem rdzenia procesora Microblaze.
[Aut.]: Adam
Ziębiński
, Rafał
Cupek
, A.
Porębski
, M.
Nycz
.
-
Pomiary Autom. Kontr.
2010 vol. 56 nr 7
, s. 765-768, bibliogr. 16 poz.
FPGA
;
Microblaze
;
Modbus Slave RTU
;
system wbudowany
FPGA
;
Microblaze
;
Modbus Slave RTU
;
embedded system
84/134
Nr opisu:
0000058986
Securing video stream captured in real time.
[Aut.]: Danuta*
Pamuła
, Adam
Ziębiński
.
-
Prz. Elektrot.
2010 R. 86 nr 9
, s. 167-169, bibliogr. 9 poz..
Impact Factor
0.242
FPGA
;
funkcja skrótu
;
MD5
;
bezpieczeństwo
FPGA
;
hash function
;
MD5
;
security
85/134
Nr opisu:
0000055312
Sprzętowa implementacja algorytmu dekompozycji σIRD w układzie FPGA.
[Aut.]: Bernard
Wyrwoł
.
-
Elektronika
2010 R. 51 nr 1
, s. 25-28, bibliogr. 19 poz.
dekompozycja
;
wnioskowanie przybliżone
;
baza wiedzy
;
FPGA
decomposition
;
fuzzy inference
;
knowledge base
;
FPGA
86/134
Nr opisu:
0000059492
Sprzętowa implementacja zachłannego algorytmu kolorowania grafu.
[Aut.]: Bernard
Wyrwoł
.
-
Elektronika
2010 R. 51 nr 9
, s. 21-23, bibliogr. 9 poz.
graf nieskierowany
;
kolorowanie wierzchołków grafu
;
algorytm zachłanny
;
wnioskowanie przybliżone
;
reguła rozmyta
;
dekompozycja lingwistyczna
;
FPGA
undirected graph
;
graph vertex coloring
;
greedy algorithm
;
fuzzy inference
;
fuzzy rule
;
linguistic decomposition
;
FPGA
87/134
Nr opisu:
0000082661
Sprzętowa implementacja zachłannego algorytmu kolorowania grafu.
[Aut.]: Bernard
Wyrwoł
.
W:
Dziewiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 30.05-02.06.2010]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2010
, s. 106
Pełny tekst na CD-ROM
graf nieskierowany
;
kolorowanie wierzchołków grafu
;
algorytm zachłanny
;
wnioskowanie przybliżone
;
FPGA
;
dekompozycja lingwistyczna
;
reguła rozmyta
undirected graph
;
graph vertex coloring
;
greedy algorithm
;
fuzzy inference
;
FPGA
;
linguistic decomposition
;
fuzzy rule
88/134
Nr opisu:
0000082644
System wieloprocesorowy do badania układów arbitrażu - rozwiązanie sprzętowe.
[Aut.]: Krzysztof
Taborek
, Edward**
Hrynkiewicz
.
W:
Dziewiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 30.05-02.06.2010]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2010
, s. 65
Pełny tekst na CD-ROM
FPGA
;
mikroprocesor
;
system wieloprocesorowy
;
układ arbitrażu
;
wydajność systemu
;
pamięć globalna
FPGA
;
microprocessor
;
multiprocessor system
;
arbitration circuit
;
system efficiency
;
global memory
89/134
Nr opisu:
0000059499
System wieloprocesorowy do badania układów arbitrażu. Rozwiązanie sprzętowe.
[Aut.]: Krzysztof
Taborek
, Edward**
Hrynkiewicz
.
-
Elektronika
2010 R. 51 nr 9
, s. 48-51, bibliogr. 8 poz.
FPGA
;
mikroprocesor
;
pamięć globalna
;
system wieloprocesorowy
FPGA
;
microprocessor
;
global memory
;
multiprocessor system
90/134
Nr opisu:
0000050842
Boole'owski rachunek różniczkowy w dekompozycji funkcji logicznych implementowanych w układach FPGA.
[Aut.]: Edward**
Hrynkiewicz
, S.
Kołodziński
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 8
, s. 621-623, bibliogr. 11 poz.
dekompozycja
;
FPGA
;
Boole'owski rachunek różniczkowy
decomposition
;
FPGA
;
Boolean Differential Calculus
91/134
Nr opisu:
0000050839
Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 8
, s. 587-590, bibliogr. 7 poz.
sterownik programowalny
;
PLC
;
dynamiczna rekonfiguracja
;
FPGA
;
synteza logiczna
programmable logic controller
;
PLC
;
dynamic reconfiguration
;
FPGA
;
logic synthesis
92/134
Nr opisu:
0000050840
Implementacja parametryzowanego procesora MIPS w układach reprogramowalnych.
[Aut.]: Adam
Ziębiński
, S.
Świerc
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 8
, s. 594-596, bibliogr. 10 poz.
system wbudowany
;
FPGA
;
MIPS
;
VHDL
embedded system
;
FPGA
;
MIPS
;
VHDL
93/134
Nr opisu:
0000052105
Model sprzętowo-programistycznej platformy testowania i uruchamiania wirtualnych systemów mikroprocesorowych.
[Aut.]: Krzysztof*
Pucher
, J.
Namiota
.
-
Elektronika
2009 R. 50 nr 10
, s. 54-57, bibliogr. 11 poz.
architektura komputerów
;
układ cyfrowy
;
FPGA
;
system mikroprocesorowy
computer architecture
;
digital circuit
;
FPGA
;
microprocessor system
94/134
Nr opisu:
0000057590
Object classification methods for application in FPGA based vehicle video detector.
[Aut.]: Wiesław
Pamuła
.
-
Probl. Transp.
2009 t. 4 z. 2
, s. 5-14, bibliogr. 20 poz.
FPGA
;
klasyfikacja obrazów
;
wideo-detektor
;
przetwarzanie obrazów
FPGA
;
image classification
;
video-detector
;
image processing
95/134
Nr opisu:
0000059074
Sprzętowa implementacja algorytmów dekompozycji lingwistycznej opartych na podziale bazy wiedzy w układzie FPGA.
[Aut.]: Bernard
Wyrwoł
.
W:
Informatyka - sztuka czy rzemiosło
. KNWS'09, Rydzyna, 3-5 czerwca 2009. Materiały 6. konferencji naukowej. Preprint. Zielona Góra : Instytut Informatyki i Elektroniki. Wydział Elektrotechniki, Informatyki i Telekomunikacji. Uniwersytet Zielonogórski, 2009
, s. 81-83, bibliogr. 18 poz.
funkcja przynależności
;
reguła rozmyta
;
reguła sprzeczna
;
relacja rozmyta
;
baza wiedzy
;
dekompozycja relacyjna
;
dekompozycja lingwistyczna
;
system regułowy FITA
;
system relacyjny FATI
;
wnioskowanie przybliżone
;
FPGA
membership function
;
fuzzy rule
;
inconsistent rule
;
fuzzy relation
;
knowledge base
;
relational decomposition
;
linguistic decomposition
;
First Inference Then Aggregation system
;
FITA
;
First Aggregation Then Inference system
;
FATI
;
FPGA
96/134
Nr opisu:
0000049588
Sprzętowa implementacja algorytmów dekompozycji lingwistycznej opartych na podziale bazy wiedzy w układzie FPGA.
[Aut.]: Bernard
Wyrwoł
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 7
, s. 511-513, bibliogr. 18 poz.
funkcja przynależności
;
reguła rozmyta
;
reguła sprzeczna
;
relacja rozmyta
;
baza wiedzy
;
dekompozycja relacyjna
;
dekompozycja lingwistyczna
;
system regułowy FITA
;
system relacyjny FATI
;
wnioskowanie przybliżone
;
FPGA
membership function
;
fuzzy rule
;
inconsistent rule
;
fuzzy relation
;
knowledge base
;
relational decomposition
;
linguistic decomposition
;
First Inference Then Aggregation system
;
First Aggregation Then Inference system
;
fuzzy inference
;
FPGA
97/134
Nr opisu:
0000050843
Wielordzeniowa jednostka centralna sterownika logicznego z czasowo-deterministycznym oprogramowaniem.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 8
, s. 681-683, bibliogr. 6 poz.
sterownik programowalny
;
PLC
;
maszyna deterministyczna czasowo
;
FPGA
;
system wieloprocesorowy
programmable logic controller
;
PLC
;
precision timed CPU
;
FPGA
;
multiprocessor system
98/134
Nr opisu:
0000059077
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan*
Mocha
, Dariusz
Kania
, T.
Woźnica
.
W:
Informatyka - sztuka czy rzemiosło
. KNWS'09, Rydzyna, 3-5 czerwca 2009. Materiały 6. konferencji naukowej. Preprint. Zielona Góra : Instytut Informatyki i Elektroniki. Wydział Elektrotechniki, Informatyki i Telekomunikacji. Uniwersytet Zielonogórski, 2009
, s. 90-92, bibliogr. 9 poz.
programowalny układ logiczny
;
FPGA
;
emisja zaburzeń elektromagnetycznych
;
GALS
programmable logic device
;
PLD
;
Field Programmable Gate Array
;
FPGA
;
electromagnetic emission
;
GALS
99/134
Nr opisu:
0000050304
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan*
Mocha
, Dariusz
Kania
, T.
Woźnica
.
-
Prz. Elektrot.
2009 R. 85 nr 7
, s. 200-202, bibliogr. 9 poz..
Impact Factor
0.196
układ programowalny
;
FPGA
;
emisja zaburzeń elektromagnetycznych
;
układ lokalnie synchroniczny-globalnie asynchroniczny
;
GALS
programmable device
;
Field Programmable Gate Array
;
electromagnetic emission
;
globally asynchronous-locally synchronous system
;
GALS
100/134
Nr opisu:
0000049103
A new hardware algorithm for searching genome patterns.
[Aut.]: Andrzej
Pułka
, Adam
Milik
.
W:
International Conference on Signals and Electronic Systems
. ICSES'08, Kraków, Poland, September 14-17, 2008. Proceedings. [Kraków] : [Department of Electronics. AGH University of Science and Technology], 2008
, s. 181-184, bibliogr. 8 poz.
programowanie dynamiczne
;
biologia obliczeniowa
;
wzorzec
;
FPGA
;
przetwarzanie równoległe
dynamic programming
;
computational biology
;
pattern
;
FPGA
;
parallel processing
101/134
Nr opisu:
0000043111
Dynamicznie rekonfigurowalna współbieżna realizacja sterowania binarnego.
[Aut.]: Edward**
Hrynkiewicz
, Adam
Milik
, Jan*
Mocha
.
-
Elektronika
2008 R. 49 nr 11
, s. 187-190, bibliogr. 8 poz.
sterownik programowalny
;
PLC
;
FPGA
;
mikrosterownik
;
dynamiczna rekonfiguracja
programmable logic controller
;
PLC
;
FPGA
;
microcontroller
;
dynamic reconfiguration
102/134
Nr opisu:
0000039948
Implementacja regulatora PID w strukturze FPGA.
[Aut.]: Adam
Ziębiński
, M.
Glinianowicz
, G.
Lachowski
.
-
Pomiary Autom. Kontr.
2008 vol. 54 nr 8
, s. 523-525, bibliogr. 10 poz.
regulator PID
;
FPGA
;
implementacja
;
VHDL
PID controller
;
FPGA
;
implementation
;
VHDL
103/134
Nr opisu:
0000038050
Kodowanie stanów samokorekcyjnych układów sekwencyjnych.
[Aut.]: Dariusz
Kania
, Robert
Czerwiński
.
-
Elektronika
2008 R. 49 nr 5
, s. 107-111, bibliogr. 10 poz.
układ programowalny
;
kodowanie stanów
;
CPLD
;
FPGA
;
układ sekwencyjny
;
układ samokorekcyjny
programmable device
;
state assignment
;
CPLD
;
FPGA
;
sequential circuit
;
self-correcting circuit
104/134
Nr opisu:
0000042990
Realizacja funkcji statystycznych w sterowniku przemysłowym z wykorzystaniem układu FPGA.
[Aut.]: Adam
Ziębiński
, W.
Sroka
.
W:
Modele i zastosowania systemów czasu rzeczywistego
. Praca zbiorowa. Pod red. Z. Mazura, Z. Huzara. Warszawa : Wydaw. Komunikacji i Łączności, 2008
, s. 115-123, bibliogr. 16 poz.
sterownik programowalny
;
VHDL
;
FPGA
;
kontrola statystyczna produkcji
;
SPC
programmable logic controller
;
VHDL
;
FPGA
;
statistical production control
;
SPC
;
statistical process control
105/134
Nr opisu:
0000039944
Samorekonfigurowalny system cyfrowy.
[Aut.]: Adam
Milik
, Jan*
Mocha
.
-
Pomiary Autom. Kontr.
2008 vol. 54 nr 8
, s. 483-485, bibliogr. 5 poz.
PLD
;
FPGA
;
rekonfiguracja dynamiczna
;
synteza logiczna
;
dekompozycja
PLD
;
FPGA
;
dynamic reconfiguration
;
logic synthesis
;
decomposition
106/134
Nr opisu:
0000040960
A processing pipeline for vehicle detection in a sequence of images.
[Aut.]: Wiesław
Pamuła
.
W:
Transportation and logistics integrated systems
. ITS-ILS'07. International conference, Cracow, 11-12 October 2007. [Dokument elektroniczny]. AGH University of Science and Technology. Faculty of Electric, Automatics, Informatics and Electronics. Institute of Automatics. Cracow : [Akademia Górniczo-Hutnicza], 2007
, dysk optyczny (CD-ROM) s. 217-225
detekcja pojazdu
;
sekwencja obrazów
;
przetwarzanie potokowe
;
FPGA
vehicle detection
;
image sequence
;
pipeline processing
;
FPGA
107/134
Nr opisu:
0000040240
FPGA design of Head Up Display.
[Aut.]: Krzysztof
Daniec
, Aleksander
Nawrat
.
W:
Podstawowe problemy energoelektroniki, elektromechaniki i mechatroniki
. PPEEm'2007. Materiały XII sympozjum, Wisła, 9-12 grudnia 2007. T. 2. Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gliwicko-Opolski [i in.]. [Gliwice] : Komitet Organizacyjny Sympozjum PPEE i Seminarium BSE, 2007
, s. 259-262, bibliogr. 8 poz. (
Archiwum Konferencji PTETiS
; vol. 24)
wskaźnik przezierny
;
HUD
;
FPGA
;
przetwarzanie obrazów
head up display
;
HUD
;
FPGA
;
image processing
108/134
Nr opisu:
0000029355
Sprzętowo wspomagana, selektywna realizacja programu w sterowniku logicznym.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2007 nr 7
, s. 69-71, bibliogr. 7 poz.
FPGA
;
sterownik logiczny
;
pamięć obrazu procesu
;
LPC
FPGA
;
logic controller
;
process image memory
;
LPC
109/134
Nr opisu:
0000031057
Technika dekompozycji lingwistycznej oparta na podziale bazy wiedzy systemu wnioskowania przybliżonego.
[Aut.]: Bernard
Wyrwoł
.
W:
Szósta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 11-13 czerwca 2007]
. Materiały konferencji. T. 1. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej], 2007
, s. 207-212, bibliogr. 14 poz.
funkcja przynależności
;
reguła rozmyta
;
relacja rozmyta
;
baza wiedzy
;
dekompozycja relacyjna
;
dekompozycja lingwistyczna
;
system regułowy FITA
;
system relacyjny FATI
;
wnioskowanie przybliżone
;
FPGA
;
układ reprogramowalny FPGA
membership function
;
fuzzy rule
;
fuzzy relation
;
knowledge base
;
relational decomposition
;
linguistic decomposition
;
First Inference Then Aggregation system
;
First Aggregation Then Inference system
;
fuzzy inference
;
FPGA
;
reprogrammable FPGA device
;
uncertain reasoning
110/134
Nr opisu:
0000025349
Układy Max II - nowe spojrzenie na architekturę struktur CPLD.
[Aut.]: W.
Grabiec
, Dariusz
Kania
.
-
Elektronika
2007 R. 48 nr 3
, s. 42-46, bibliogr. 11 poz.
CPLD
;
układ MAX II
;
układ cyfrowy
;
FPGA
;
interfejs JTAG
CPLD
;
MAX II circuit
;
digital circuit
;
FPGA
;
JTAG interface
111/134
Nr opisu:
0000040959
ZIR-WD road traffic video detectors programmable solutions.
[Aut.]: Jan**
Piecha
, R.
Balcer
.
W:
Transportation and logistics integrated systems
. ITS-ILS'07. International conference, Cracow, 11-12 October 2007. [Dokument elektroniczny]. AGH University of Science and Technology. Faculty of Electric, Automatics, Informatics and Electronics. Institute of Automatics. Cracow : [Akademia Górniczo-Hutnicza], 2007
, dysk optyczny (CD-ROM) s. 235-237
wideodetekcja
;
FPGA
video detection
;
FPGA
112/134
Nr opisu:
0000023426
BDD-based decompositions of multiple output logic functions.
[Aut.]: Andrzej*
Dzikowski
, Edward**
Hrynkiewicz
.
-
Bull. Pol. Acad. Sci., Tech. Sci.
2006 vol. 54 no. 4
, s. 489-498, bibliogr. 14 poz.
binarny diagram decyzyjny
;
dekompozycja
;
FPGA
binary decision diagram
;
decomposition
;
FPGA
113/134
Nr opisu:
0000032709
Dekompozycja algorytmu rejestracji zdarzeń drogowych na procedury realizowane potokowo.
[Aut.]: Wiesław
Pamuła
, K.
Piąstka
.
W:
Telematyka i bezpieczeństwo transportu
. TiBT'06. VI Konferencja, Katowice, 12-13 października 2006 r. [Dokument elektroniczny]. T. 1: Telematyka transportu. Red. Jan Piecha. Katowice : Wydaw. Katedry Systemów Informatycznych Transportu, 2006
, dysk optyczny (CD-ROM) s. 48-58, bibliogr. 29 poz.
rejestrator zdarzeń drogowych
;
przetwarzanie potokowe
;
FPGA
traffic accident recorder
;
pipeline processing
;
FPGA
114/134
Nr opisu:
0000022617
Kodowanie funkcji wyjściowych z obszarów diagramu BDD zespołu funkcji logicznych wyznaczonych podczas dekompozycji diagramu dla układów FPGA.
[Aut.]: Andrzej*
Dzikowski
, Edward**
Hrynkiewicz
.
W:
V Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 12-14 czerwca 2006 r.
. Warszawa : Wydaw. Czasopism i Książek Technicznych SIGMA-NOT, 2006
, s. 15-17, bibliogr. 16 poz. (
Elektronika
; R. 47, nr 11 0033-2089)
FPGA
;
funkcja wyjściowa
;
diagram MTBDD
;
dekompozycja
;
funkcja logiczna
FPGA
;
output function
;
MTBDD diagram
;
decomposition
;
logical function
115/134
Nr opisu:
0000018595
Architektura zintegrowanego wideodetektora zdarzeń drogowych.
[Aut.]: Wiesław
Pamuła
.
W:
Telematyka i bezpieczeństwo ruchu drogowego
. TIBRD'05. V Konferencja naukowa, Katowice - Ustroń-Jaszowiec, 17-19 listopada 2005. [Dokument elektroniczny]. T. 5. Sosnowiec : Uniwersytet Śląski. Wydział Informatyki i Nauki o Materiałach. Instytut Informatyki. Zakład Systemów Komputerowych, 2005
, dysk optyczny (CD-ROM) s. 114-120, bibliogr. 12 poz.
przetwarzanie obrazów
;
FPGA
;
wideodetekcja
image processing
;
FPGA
;
videodetection
116/134
Nr opisu:
0000014670
Challenges in implementation of FPAA/FPGA mixed-signal technology.
[Aut.]: Adam
Ziębiński
, Lech**
Znamirowski
.
W:
Proceedings of the International Conference on Engineering Education
. ICEE'2005. Global education interlink, Gliwice, Poland, July 25-29, 2005. Vol. 1. Eds: Jerzy Mościński, Marcin Maciążek. Gliwice : Silesian University of Technology, 2005
, s. 576-588, bibliogr. 37 poz.
Toż na CD
układ sygnałów mieszanych
;
FPAA
;
FPGA
;
układ rekonfigurowalny
mixed signal circuit
;
FPAA
;
FPGA
;
reconfigurable hardware
117/134
Nr opisu:
0000126391
Remarks on improving of operation speed of the PLCs.
[Aut.]: Mirosław
Chmiel
, Edward**
Hrynkiewicz
, Adam
Milik
.
W:
Proceedings of the 16th IFAC World Congress, Prague, Czech Republic, July 3-8, 2005
. Oxford : Elsevier, 2005
, s. 44-49, bibliogr. 13 poz. (
IFAC Proceedings Volumes
; vol. 38, iss. 1 1474-6670)
programowalny sterownik logiczny
;
jednostka centralna
;
jednostka bitowo-bajtowa
;
program sterowania
;
czas obiegu pętli
;
wydajność
;
rekonfigurowalny sterownik logiczny
;
układ logiki programowalnej
;
FPGA
;
przetwarzanie równoległe
programmable logic controller
;
central processing unit
;
bit-byte structure of CPU
;
control program
;
scan time
;
throughput time
;
reconfigurable logic controller
;
programmable logic device
;
FPGA
;
parallel processing
118/134
Nr opisu:
0000126389
Tools and technologies for designing control systems using programmable logic devices.
[Aut.]: Adam
Milik
, M.
Dykierek
.
W:
Proceedings of the 16th IFAC World Congress, Prague, Czech Republic, July 3-8, 2005
. Oxford : Elsevier, 2005
, s. 38-43, bibliogr. 16 poz. (
IFAC Proceedings Volumes
; vol. 38, iss. 1 1474-6670)
układ logiki programowalnej
;
PLD
;
bezpośrednio programowalna macierz bramek
;
FPGA
;
złożony programowalny układ elektroniczny
;
CPLD
;
VHDL
;
Verilog
programmable logic device
;
PLD
;
Field Programmable Gate Array
;
FPGA
;
Complex Programmable Logic Device
;
CPLD
;
VHDL
;
Verilog
119/134
Nr opisu:
0000010654
An algorithm for MSE optimal CSD terms allocation.
[Aut.]: Jacek
Izydorczyk
.
W:
Proceedings of IFAC Workshop on Programmable Devices and Systems
. PDS 2004, Cracow, November 18th -19th, 2004. [Gliwice] : [Instytut Elektroniki. Wydział Automatyki, Elektroniki i Informatyki Politechniki Śląskiej], [2004]
, s. 356-360, bibliogr. 6 poz.
filtr FIR
;
kwantyzacja
;
DSP
;
FPGA
FIR filter
;
quantization
;
DSP
;
FPGA
120/134
Nr opisu:
0000010638
High speed arithmetic calculation unit for Xilinx type FPGAs.
[Aut.]: Edward**
Hrynkiewicz
, Adam
Milik
, Dariusz
Polok
.
W:
Proceedings of IFAC Workshop on Programmable Devices and Systems
. PDS 2004, Cracow, November 18th -19th, 2004. [Gliwice] : [Instytut Elektroniki. Wydział Automatyki, Elektroniki i Informatyki Politechniki Śląskiej], [2004]
, s. 181-185, bibliogr. 9 poz.
FPGA
;
synteza wysokiego poziomu
;
arytmometr
FPGA
;
high level synthesis
;
arithmetic unit
;
reconfigurable logic
121/134
Nr opisu:
0000009567
Metody syntezy dedykowane dla struktur FPGA typu tablicowego.
[Aut.]: Edward**
Hrynkiewicz
, Dariusz
Kania
.
-
Kwart. Elektron. Telekom.
2004 t. 50 z. 3
, s. 325-342, bibliogr. 22 poz.
synteza logiczna
;
dekompozycja
;
partycjonowanie
;
FPGA
logic synthesis
;
decomposition
;
partitioning
;
FPGA
122/134
Nr opisu:
0000013978
Modyfikacje dekompozycji obszarowej zespołu funkcji logicznych z wykorzystaniem diagramów ROBDD.
[Aut.]: Andrzej*
Dzikowski
, Edward**
Hrynkiewicz
.
W:
Trzecia Krajowa Konferencja Elektroniki, [Kołobrzeg, 16-18 czerwca 2004 r.]
. Materiały konferencji. T. 1. Koszalin : Wydaw. Uczelniane Politechniki Koszalińskiej, 2004
, s. 285-290, bibliogr. 9 poz.
binarny diagram decyzyjny
;
dekompozycja
;
FPGA
binary decision diagram
;
decomposition
;
FPGA
123/134
Nr opisu:
0000011333
Programmable Analog/Digital Arrays in control and simulation.
[Aut.]: Lech**
Znamirowski
, O.
Palusinski
, S.
Vrudhula
.
-
Analog Integr. Circuits Signal Process.
2004 vol. 39 iss. 1
, s. 55-73.
Impact Factor
0.207
układ sygnałów mieszanych
;
sterowanie adaptacyjne
;
filtrowanie adaptacyjne
;
programowalna matryca analogowa
;
FPAA
;
bezpośrednio programowalna macierz bramek
;
FPGA
;
sterowanie predykcyjne
mixed signal circuit
;
adaptive control
;
adaptive filtering
;
Field Programmable Analog Array
;
FPAA
;
Field Programmable Gate Array
;
FPGA
;
predictive control
;
plant simulation
124/134
Nr opisu:
0000013977
Sprzętowy system wnioskowania przybliżonego.
[Aut.]: Edward**
Hrynkiewicz
, Bernard
Wyrwoł
.
W:
Trzecia Krajowa Konferencja Elektroniki, [Kołobrzeg, 16-18 czerwca 2004 r.]
. Materiały konferencji. T. 1. Koszalin : Wydaw. Uczelniane Politechniki Koszalińskiej, 2004
, s. 267-272, bibliogr. 16 poz.
wnioskowanie przybliżone
;
funkcja przynależności
;
relacja rozmyta
;
dekompozycja
;
hierarchiczny system wnioskujący
;
relacyjny system wnioskujący
;
układ programowalny
;
FPGA
uncertain reasoning
;
membership function
;
fuzzy relation
;
decomposition
;
hierarchical inference system
;
relation inference system
;
programmable device
;
FPGA
125/134
Nr opisu:
0000006302
Accelerated co-simulation of hardware-software system based on configurable hardware accelerator and selective simulation.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
W:
Programmable devices and systems 2003
. (PDS 2003). A proceedings volume from the 6th IFAC Workshop, Ostrava, Czech Republik, 11-13 February 2003. Ed. by: V. Srovnal, K. Vlcek. Oxford : Pergamon Press, 2003
, s. 31-36, bibliogr. 8 poz.
FPGA
;
CPU
;
SoC
;
system jednoukładowy
;
symulacja
;
symulacja współbieżna
;
symulacja współbieżna sprzętu i oprogramowania
;
HDL
;
Verilog
;
PLI
FPGA
;
CPU
;
SoC
;
System on Chip
;
simulation
;
co-simulation
;
hardware and software co-simulation
;
HDL
;
Verilog
;
PLI
126/134
Nr opisu:
0000098288
Accelerated co-simulation of hardware-software system based on configurable hardware accelerator and selective simulation.
[Aut.]: Adam
Milik
, Edward**
Hrynkiewicz
.
W:
IFAC Workshop on Programmable Devices and Systems
. PDS 2003, Ostrava, Czech Republik, February 11th-13th, 2003. Preprints. Ostrava : VSB - Technicka univerzita Ostrava, 2003
, s. 17-22, bibliogr. 8 poz.
FPGA
;
CPU
;
SoC
;
System on Chip
;
symulacja
;
symulacja współbieżna
;
symulacja współbieżna sprzętu i oprogramowania
;
HDL
;
Verilog
;
PLI
FPGA
;
CPU
;
SoC
;
System on Chip
;
simulation
;
co-simulation
;
hardware and software co-simulation
;
HDL
;
Verilog
;
PLI
127/134
Nr opisu:
0000001558
Dekompozycja wielokrotna w syntezie logicznej dla struktur FPGA typu tablicowego.
[Aut.]: Andrzej**
Kania
.
-
Elektronika
2003 R. 44 nr 2/3
, s. 43-46, bibliogr. 25 poz.
synteza logiczna
;
dekompozycja wielokrotna
;
FPGA
;
teoria Curtisa
logic synthesis
;
multiple decomposition
;
FPGA
;
Curtis theory
128/134
Nr opisu:
0000006310
Impact of decomposition direction on synthesis effectiveness.
[Aut.]: Edward**
Hrynkiewicz
, Dariusz
Kania
.
W:
Programmable devices and systems 2003
. (PDS 2003). A proceedings volume from the 6th IFAC Workshop, Ostrava, Czech Republik, 11-13 February 2003. Ed. by: V. Srovnal, K. Vlcek. Oxford : Pergamon Press, 2003
, s. 381-386, bibliogr. 17 poz.
dekompozycja
;
algorytm
;
komputerowe wspomaganie projektowania układów
;
VLSI
;
FPGA
decomposition
;
algorithm
;
computer aided circuits design
;
VLSI
;
FPGA
129/134
Nr opisu:
0000098311
Impact of decomposition direction on synthesis effectiveness.
[Aut.]: Edward**
Hrynkiewicz
, Dariusz
Kania
.
W:
IFAC Workshop on Programmable Devices and Systems
. PDS 2003, Ostrava, Czech Republik, February 11th-13th, 2003. Preprints. Ostrava : VSB - Technicka univerzita Ostrava, 2003
, s. 144-149, bibliogr. 17 poz.
dekompozycja
;
algorytm
;
komputerowe wspomaganie projektowania układów
;
VLSI
;
FPGA
decomposition
;
algorithm
;
computer aided circuits design
;
VLSI
;
FPGA
130/134
Nr opisu:
0000006312
System level integration circuits.
[Aut.]: Maciej**
Nowiński
, Tomasz
Rudnicki
.
W:
Programmable devices and systems 2003
. (PDS 2003). A proceedings volume from the 6th IFAC Workshop, Ostrava, Czech Republik, 11-13 February 2003. Ed. by: V. Srovnal, K. Vlcek. Oxford : Pergamon Press, 2003
, s. 401-406, bibliogr. 7 poz.
SoC
;
SoS
;
SLI
;
FPSLIC
;
PsoC
;
FPGA
;
przetwornik analogowo-cyfrowy
;
przetwornik cyfrowo-analogowy
;
system jednoukładowy
SoC
;
SoS
;
SLI
;
FPSLIC
;
PsoC
;
FPGA
;
A/D converter
;
D/A converter
;
System on Chip
131/134
Nr opisu:
0000098305
System level integration circuits.
[Aut.]: Maciej**
Nowiński
, Tomasz
Rudnicki
.
W:
IFAC Workshop on Programmable Devices and Systems
. PDS 2003, Ostrava, Czech Republik, February 11th-13th, 2003. Preprints. Ostrava : VSB - Technicka univerzita Ostrava, 2003
, s. 104-109, bibliogr. 7 poz.
SoC
;
SoS
;
SLI
;
FPSLIC
;
PsoC
;
FPGA
;
przetwornik analogowo-cyfrowy
;
przetwornik cyfrowo-analogowy
SoC
;
SoS
;
SLI
;
FPSLIC
;
PsoC
;
FPGA
;
A/D converter
;
D/A converter
132/134
Nr opisu:
0000007875
System rejestracji i przetwarzania obrazu cyfrowego zdarzeń drogowych.
[Aut.]: Wiesław
Pamuła
, Teresa
Pamuła
, Zbigniew
Czapla
.
-
Zesz. Nauk. PŚl., Transp.
2003 z. 48
, s. 265-272, bibliogr. 9 poz.
obraz cyfrowy
;
przetwarzanie obrazów
;
rejestracja obrazu
;
zdarzenie drogowe
;
FPGA
digital image
;
image processing
;
image registration
;
road incident
;
FPGA
133/134
Nr opisu:
0000013685
Układy arbitrażu w systemach wieloprocesorowych. Rozprawa doktorska.
[Aut.]: Krzysztof
Taborek
.
Gliwice, 2003, 150 s., bibliogr. 96 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Edward** Hrynkiewicz
system komputerowy
;
systemy ze wspólną pamięcią
;
system wieloprocesorowy
;
układ arbitrażu
;
algorytm obsługi zgłoszeń
;
FPGA
computer system
;
systems with shared memory
;
multiprocessing system
;
arbitration circuit
;
algorithm for handling requests
;
FPGA
134/134
Nr opisu:
0000001172
Optimization technique for dynamic reconfiguration of programmable analog/digital arrays.
[Aut.]: Lech**
Znamirowski
, O.
Palusinski
, C.
Reiser
.
-
Analog Integr. Circuits Signal Process.
2002 vol. 31 iss. 1
, s. 19-30.
Impact Factor
0.204
układ rekonfigurowalny
;
filtracja adaptacyjna
;
FPGA
;
FPAA
reconfigurable hardware
;
adaptive filtering
;
FPGA
;
FPAA
stosując format:
standardowy
pełny z etykietami pól
roboczy
redakcja skr.
redakcja peł.
kontrolny
Nowe wyszukiwanie