Wynik wyszukiwania
Zapytanie:
LOGIC SYNTHESIS
Liczba odnalezionych rekordów:
57
Przejście do opcji zmiany formatu
|
Wyświetlenie wyników w wersji do druku
|
Pobranie pliku do edytora
|
Przesłanie wyników do modułu analizy
|
excel
|
Nowe wyszukiwanie
1/57
Nr opisu:
0000133765
Graph of outputs in the process of synthesis directed at CPLDs.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Mathematics
2019 vol. 7 iss. 12
, art. no. 1171 s. 1-17, bibliogr. 31 poz..
Impact Factor
1.747.
Punktacja MNiSW
20.000
CPLD
;
system cyber-fizyczny
;
graf wyjść
;
synteza logiczna
;
mapowanie technologii
CPLD
;
cyber-physical system
;
graph of outputs
;
logic synthesis
;
technology mapping
2/57
Nr opisu:
0000128964
Methods of improving time efficiency of decomposition dedicated at FPGA structures and using BDD in the process of cyber-physical synthesis.
[Aut.]: Adam
Opara
, Marcin
Kubica
, Dariusz
Kania
.
-
IEEE Access
2019 vol. 7
, s. 20619-20631, bibliogr. 38 poz..
Impact Factor
3.745.
Punktacja MNiSW
100.000
BDD
;
synteza cyber-fizyczny
;
rozkład
;
synteza logiczna
;
efektywność czasowa
BDD
;
cyber-physical synthesis
;
decomposition
;
logic synthesis
;
time efficiency
3/57
Nr opisu:
0000133223
Technology mapping oriented to adaptive logic modules.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Bull. Pol. Acad. Sci., Tech. Sci.
2019 vol. 67 no. 5
, s. 947-956, bibliogr. 28 poz..
Impact Factor
1.385.
Punktacja MNiSW
100.000
dekompozycja
;
synteza logiczna
;
mapowanie technologii
;
ALM
decomposition
;
logic synthesis
;
technology mapping
;
ALM
4/57
Nr opisu:
0000123698
Multiple decomposition of Boolean functions in the reed-Muller spectral domain.
[Aut.]: Dariusz
Polok
, Edward**
Hrynkiewicz
.
W:
XVII Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 03-07.06.2018
. Program konferencji. [Dokument elektroniczny]. [B.m.] : [b.w.], 2018
, pamięć USB (PenDrive) s. 1-7, bibligr. 11 poz.
synteza logiczna
;
widmo Reeda-Mullera
;
dekompozycja wielokrotna
;
implementacja FPGA
logic synthesis
;
Reed-Muller spectrum
;
multiple decomposition
;
FPGA implementation
5/57
Nr opisu:
0000125325
Technology mapping of multi-output function into LUT-based FPGA.
[Aut.]: Marcin
Kubica
, Adam
Milik
, Dariusz
Kania
.
W:
15th IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2018, Ostrava, Czech Republic, 23-25 May 2018. Ed. by Zdenek Slanina. Amsterdam : Elsevier, 2018
, s. 107-112, bibliogr. 24 poz. (
IFAC-PapersOnLine
; vol. 51, iss. 6 2405-8963).
Punktacja MNiSW
15.000
FPGA
;
SMTBDD
;
układ kombinacyjny
;
dekompozycja
;
synteza logiczna
FPGA
;
SMTBDD
;
combinational circuit
;
decomposition
;
logic synthesis
6/57
Nr opisu:
0000127793
The choice of decomposition path taking non-disjoint decomposition into account.
[Aut.]: Adam
Opara
, Marcin
Kubica
.
W:
International Conference of Computational Methods in Sciences and Engineering 2018 (ICCMSE 2018), Thessaloniki, Greece, 14-18 March 2018
. Eds. Theodore E. Simos, Zacharoula Kalogiratou and Theodore Monovasilis. Melville : American Institute of Physics, 2018
, art. no. 080010, bibliogr. 12 poz. (
AIP Conference Proceedings
; vol. 2040 0094-243X).
Punktacja MNiSW
15.000
BDD
;
synteza logiczna
;
dekompozycja nierozłączna
BDD
;
logic synthesis
;
non-disjoint decomposition
7/57
Nr opisu:
0000120862
A technology mapping based on graph of excitations and outputs for finite state machines.
[Aut.]: Dariusz
Kania
, Józef
Kulisz
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017
, art. no. 120006, bibliogr. 13 poz. (
AIP Conference Proceedings
; vol. 1906, iss. 1 0094-243X).
Punktacja MNiSW
15.000
FSM
;
synteza logiczna
;
partycjonowanie
;
PLD
;
odwzorowanie technologiczne
FSM
;
logic synthesis
;
partitioning
;
PLD
;
technology mapping
8/57
Nr opisu:
0000117808
Decomposition of multi-output functions oriented to configurability of logic blocks.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Bull. Pol. Acad. Sci., Tech. Sci.
2017 vol. 65 no. 3
, s. 317-331, bibliogr. 49 poz..
Impact Factor
1.361.
Punktacja MNiSW
25.000
BDD
;
dekompozycja
;
synteza logiczna
;
odwzorowanie technologiczne
BDD
;
decomposition
;
logic synthesis
;
technology mapping
9/57
Nr opisu:
0000120868
FPGA implementation of bit controller in double-tick architecture.
[Aut.]: Michał
Kobyłecki
, Dariusz
Kania
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017
, art. no. 120008, bibliogr. 9 poz. (
AIP Conference Proceedings
; vol. 1906, iss. 1 0094-243X).
Punktacja MNiSW
15.000
FPGA
;
implementacja sprzętu komputerowego
;
sterownik logiczny
;
synteza logiczna
;
PLC
;
logika programowalna
FPGA
;
hardware implementation
;
logic controller
;
logic synthesis
;
PLC
;
programmable logic
10/57
Nr opisu:
0000117445
Logic synthesis for FPGAs based on cutting of BDD.
[Aut.]: Marcin
Kubica
, Adam
Opara
, Dariusz
Kania
.
-
Microprocess. Microsyst.
2017 vol. 52
, s. 173-187, bibliogr. 50 poz..
Impact Factor
1.049.
Punktacja MNiSW
20.000
BDD
;
dekompozycja
;
synteza logiczna
;
odwzorowanie technologiczne
BDD
;
decomposition
;
logic synthesis
;
technology mapping
11/57
Nr opisu:
0000120881
Optimization of synthesis process directed at FPGA circuits with the usage of non-disjoint decomposition.
[Aut.]: Adam
Opara
, Marcin
Kubica
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017
, art. no. 120004, bibliogr. 12 poz. (
AIP Conference Proceedings
; vol. 1906, iss. 1 0094-243X).
Punktacja MNiSW
15.000
BDD
;
synteza logiczna
;
dekompozycja nierozłączna
BDD
;
logic synthesis
;
non-disjoint decomposition
12/57
Nr opisu:
0000112473
Decomposition synthesis strategy directed to FPGA with special MTBDD representation.
[Aut.]: Adam
Opara
, Marcin
Kubica
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016
, 030008-1-030008-4, bibliogr. 11 poz. (
AIP Conference Proceedings
;
vol. 1790
0094-243X)
dekompozycja
;
synteza logiczna
decomposition
;
logic synthesis
;
PMTBDD
;
SMTBDD
13/57
Nr opisu:
0000112474
Decomposition time effectiveness for various synthesis strategies dedicated to FPGA structures.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
, Adam
Opara
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016
, 030005-1-030005-4, bibliogr. 11 poz. (
AIP Conference Proceedings
;
vol. 1790
0094-243X)
synteza logiczna
;
dekompozycja
;
partycjonowanie
;
FPGA
logic synthesis
;
decomposition
;
partitioning
;
FPGA
14/57
Nr opisu:
0000105292
On hardware synthesis and implementation of PLC programs in FPGAs.
[Aut.]: Adam
Milik
.
-
Microprocess. Microsyst.
2016 vol. 44
, s. 2-16, bibliogr. 37 poz..
Impact Factor
1.025.
Punktacja MNiSW
20.000
PLC
;
FPGA
;
DSP48
;
LD
;
IL
;
SFC
;
DFG
;
synteza wysokiego poziomu
;
synteza logiczna
;
układ rekonfigurowalny
PLC
;
FPGA
;
DSP48
;
LD
;
IL
;
SFC
;
DFG
;
high level synthesis
;
logic synthesis
;
reconfigurable hardware
15/57
Nr opisu:
0000106545
SMTBDD. New form of BDD for logic synthesis.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Int. J. Electron. Telecommun.
2016 vol. 62 no. 1
, s. 33-41, bibliogr. 26 poz..
Punktacja MNiSW
15.000
synteza logiczna
;
SMTBDD
;
dekompozycja
;
odwzorowanie technologiczne
;
FPGA
;
układ cyfrowy
logic synthesis
;
SMTBDD
;
decomposition
;
technology mapping
;
FPGA
;
digital circuit
16/57
Nr opisu:
0000106853
State assignment and optimization of ultra-high-speed FSMs utilizing tristate buffers.
[Aut.]: Robert
Czerwiński
, Dariusz
Kania
.
-
ACM Trans. Des. Autom. Electron. Syst.
2016 vol. 22 iss. 1
, art. no. 3 s. 1-25, bibliogr. 36 poz..
Impact Factor
0.850.
Punktacja MNiSW
20.000
synteza logiczna
;
kodowanie stanów
;
automat skończony
;
optymalizacja logiczna
;
odwzorowanie technologiczne
;
binarne drzewo decyzyjne
logic synthesis
;
state assignment
;
finite state machine
;
logic optimization
;
technology mapping
;
binary decision tree
;
tristate buffer
17/57
Nr opisu:
0000112468
State assignment for asynchronous FSMs with the use of the incompatibility and complement graph.
[Aut.]: Józef
Kulisz
.
W:
Proceedings of the International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2016, Athens, Greece, 17-20 March 2016. $Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016
, 030010-1-030010-4, bibliogr. 13 poz. (
AIP Conference Proceedings
;
vol. 1790
0094-243X)
asynchroniczne FSM
;
synteza logiczna
;
teoria grafów
;
pokrycie
;
problem komplementarności
asynchronous FSM
;
logic synthesis
;
graph theory
;
covering
;
complementarity problem
18/57
Nr opisu:
0000098420
Logic decomposition for PAL-based CPLDs.
[Aut.]: Dariusz
Kania
.
-
J. Circuits, Syst. Comput.
2015 vol. 24 iss. 3
, art. nr 1550042 s. 1-27, bibliogr. 25 poz..
Impact Factor
0.308.
Punktacja MNiSW
15.000
synteza logiczna
;
dekompozycja
;
odwzorowanie technologiczne
;
dopasowanie
;
struktura matrycowa typu PAL
logic synthesis
;
decomposition
;
technology mapping
;
fitting
;
PAL-based CPLD
19/57
Nr opisu:
0000106847
Logic synthesis strategy based on BDD decomposition and PAL-oriented optimization.
[Aut.]: Adam
Opara
, Dariusz
Kania
.
W:
International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015
, art. no. 060002 s. 1-4, bibliogr. 12 poz. (
AIP Conference Proceedings
; vol. 1702, iss. 1 0094-243X)
binarny diagram decyzyjny
;
CPLD
;
dekompozycja
;
synteza logiczna
;
partycjonowanie
;
odwzorowanie technologiczne
binary decision diagram
;
CPLD
;
decomposition
;
logic synthesis
;
partitioning
;
technology mapping
20/57
Nr opisu:
0000100890
On PLCs control program hardware implementation selected problems of mapping and scheduling.
[Aut.]: Adam
Milik
.
W:
[13th] IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015
, s. 363-370, bibliogr. 27 poz.
Toż na CD-ROM
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
synteza wysokiego poziomu
;
synteza logiczna
;
układ rekonfigurowalny
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
high level synthesis
;
logic synthesis
;
reconfigurable hardware
21/57
Nr opisu:
0000101941
On PLCs control program hardware implementation selected problems of mapping and scheduling.
[Aut.]: Adam
Milik
.
-
IFAC-PapersOnLine
2015 vol. 28 iss. 4
, s. 354-361, bibliogr.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems PDES 2015. Ed. by Adam Milik.
Punktacja MNiSW
5.000
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
synteza wysokiego poziomu
;
synteza logiczna
;
układ rekonfigurowalny
;
IL
PLC
;
FPGA
;
DSP48
;
LD
;
SFC
;
DFG
;
high level synthesis
;
logic synthesis
;
reconfigurable hardware
;
IL
22/57
Nr opisu:
0000100837
SMTBDD: new concept of graph for function decomposition.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
W:
[13th] IFAC Conference on Programmable Devices and Embedded Systems
. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015
, s. 61-66, bibliogr. 13 poz.
Toż na CD-ROM
synteza logiczna
;
SMTBDD
;
rozkład
;
FPGA
;
układ cyfrowy
logic synthesis
;
SMTBDD
;
decomposition
;
FPGA
;
digital circuit
23/57
Nr opisu:
0000104489
SMTBDD: New concept of graph for function decomposition.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
IFAC-PapersOnLine
2015 vol. 48 iss. 4
, s. 49-54, bibliogr. 13 poz.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems - PDES 2015.
Punktacja MNiSW
5.000
synteza logiczna
;
MTBDD
;
rozkład
;
FPGA
;
układ cyfrowy
logic synthesis
;
SMTBDD
;
decomposition
;
FPGA
;
digital circuit
24/57
Nr opisu:
0000106848
Technology mapping based on modified graph of outputs.
[Aut.]: Dariusz
Kania
, Marcin
Kubica
.
W:
International Conference of Computational Methods in Sciences and Engineering
. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015
, art. no. 060003 s. 1-4, bibliogr. 13 poz. (
AIP Conference Proceedings
; vol. 1702, iss. 1 0094-243X)
dekompozycja
;
synteza logiczna
;
partycjonowanie
;
PLD
;
odwzorowanie technologiczne
decomposition
;
logic synthesis
;
partitioning
;
PLD
;
technology mapping
25/57
Nr opisu:
0000096436
A technology mapping of Boolean functions for CPLDs.
[Aut.]: Dariusz
Kania
.
W:
International Conference of Computational Methods in Sciences and Engineering
. ICCMSE'2014, Athens, Greece, 04-07 April 2014. Eds. T. E. Simos, Z. Kalogiratou, T. Monovasilis. Melville : American Institute of Physics, 2014
, s. 142-145 (
AIP Conference Proceedings
; vol. 1618 0094-243X)
odwzorowanie technologiczne
;
synteza logiczna
;
dekompozycja
;
partycjonowanie
;
PLD
technology mapping
;
logic synthesis
;
decomposition
;
partitioning
;
PLD
26/57
Nr opisu:
0000096130
On ladder diagrams compilation and synthesis to FPGA implemented reconfigurable logic controller.
[Aut.]: Adam
Milik
.
-
Adv. Electr. Electron. Eng.
2014 vol. 12 nr 5
, s. 443-451, bibliogr. 19 poz..
Punktacja MNiSW
5.000
DFG
;
FPGA
;
synteza wysokiego poziomu
;
IEC61131-3
;
LD
;
synteza logiczna
;
PLC
;
układ rekonfigurowalny
DFG
;
FPGA
;
high level synthesis
;
IEC61131-3
;
LD
;
logic synthesis
;
PLC
;
reconfigurable hardware
27/57
Nr opisu:
0000081174
Finite state machine logic synthesis for complex programmable logic devices.
[Aut.]: Robert
Czerwiński
, Dariusz
Kania
.
Berlin : Springer, 2013, XVI, 172 s.
(
Lecture Notes in Electrical Engineering
; vol. 231 1876-1100)
CPLD
;
FSM
;
automat sekwencyjny
;
optymalizacja logiczna
;
synteza logiczna
;
kodowanie stanów
CPLD
;
FSM
;
finite state machine
;
logic optimization
;
logic synthesis
;
state assignment
;
technology mapping
28/57
Nr opisu:
0000088981
Strategia dekompozycji ukierunkowana na minimalizację warstw logicznych.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
, Adam
Opara
.
-
Elektronika
2013 R. 54 nr 12
, s. 96-99, bibliogr. 10 poz..
Punktacja MNiSW
8.000
dekompozycja
;
BDD
;
synteza logiczna
;
PLD
decomposition
;
BDD
;
logic synthesis
;
PLD
29/57
Nr opisu:
0000071035
Area and speed oriented synthesis of FSMs for PAL-based CPLDs.
[Aut.]: Robert
Czerwiński
, Dariusz
Kania
.
-
Microprocess. Microsyst.
2012 vol. 36 iss. 1
, s. 45-61, bibliogr. 51 poz..
Impact Factor
0.549.
Punktacja MNiSW
20.000
synteza logiczna
;
FSM
;
kodowanie stanów
;
optymalizacja logiczna
;
CPLD
logic synthesis
;
FSM
;
state assignment
;
logic optimization
;
CPLD
30/57
Nr opisu:
0000070101
BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR.
[Aut.]: Dariusz
Kania
, Adam
Opara
.
-
Elektronika
2012 R. 53 nr 2
, s. 82-85, bibliogr. 11 poz..
Punktacja MNiSW
6.000
synteza logiczna
;
odwzorowanie technologiczne
;
BDD
;
CPLD
logic synthesis
;
technology mapping
;
BDD
;
CPLD
31/57
Nr opisu:
0000084032
Układy logiki programowalnej. Podstawy syntezy i sposoby odwzorowania technologicznego.
[Aut.]: Dariusz
Kania
.
Warszawa : Wydaw. Naukowe PWN, 2012, 220 s., bibliogr.
logika
;
synteza logiczna
;
układ programowalny
;
układ cyfrowy
;
SPLD
;
CPLD
;
FPGA
logic
;
logic synthesis
;
programmable device
;
digital circuit
;
SPLD
;
CPLD
;
FPGA
32/57
Nr opisu:
0000076369
Automatic implementation of arithmetic operation in reconfigurable logic controllers.
[Aut.]: Adam
Milik
, Andrzej
Pułka
.
W:
20th European Conference on Circuit Theory and Design
. ECCTD 2011, Linkoping, Sweden, August 29-31, 2011. Piscataway : Institute of Electrical and Electronics Engineers, 2011
, s. 721-724, bibliogr. 12 poz.
PLC
;
FPGA
;
synteza logiczna
;
układ arytmetyczny
;
układ rekonfigurowalny
;
synteza wysokiego poziomu
PLC
;
Field Programmable Gate Array
;
logic synthesis
;
arithmetic circuit
;
reconfigurable hardware
;
high level synthesis
33/57
Nr opisu:
0000065644
Modyfikacja grafu wyjść poprawiająca efektywność wykorzystania iloczynów w strukturze programowalnej.
[Aut.]: Marcin
Kubica
, Wojciech
Sułek
, Dariusz
Kania
.
-
Elektronika
2011 R. 52 nr 4
, s. 122-125, bibliogr. 4 poz..
Punktacja MNiSW
6.000
synteza logiczna
;
układ CPLD
;
graf wyjść
logic synthesis
;
CPLD structure
;
Complex Programmable Logic Device (CPLD)
;
graph's node
34/57
Nr opisu:
0000082094
Permutacja argumentów funkcji logicznej przy poszukiwaniu dekompozycji Ashenhursta.
[Aut.]: Edward**
Hrynkiewicz
, Dariusz
Polok
.
W:
Dziesiąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 05-09.06.2011]
. Materiały konferencji. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2011
, s. 78
Pełny tekst na CD-ROM
synteza logiczna
;
dekompozycja
;
widmo Reeda-Mullera
;
układ FPGA
;
permutacja argumentów
logic synthesis
;
decomposition
;
Reed-Muller spectrum
;
FPGA system
;
variables permutation
35/57
Nr opisu:
0000068105
Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść.
[Aut.]: Marcin
Kubica
, Dariusz
Kania
.
-
Pomiary Autom. Kontr.
2011 vol. 57 nr 7
, s. 737-740, bibliogr. 10 poz..
Punktacja MNiSW
7.000
synteza logiczna
;
graf wyjść
;
układ CPLD
logic synthesis
;
graph's nodes
;
CPLD structure
36/57
Nr opisu:
0000068350
Wykorzystanie dwupoziomowej optymalizacji do poprawy wyników syntezy z wykorzystaniem BDD.
[Aut.]: Adam
Opara
, Dariusz
Kania
.
-
Pomiary Autom. Kontr.
2011 vol. 57 nr 8
, s. 864-867, bibliogr. 14 poz..
Punktacja MNiSW
7.000
synteza logiczna
;
binarny diagram decyzyjny
;
dekompozycja
;
układ CPLD
logic synthesis
;
binary decision diagram
;
decomposition
;
CPLD structure
37/57
Nr opisu:
0000063719
Logic synthesis based on decomposition for CPLDs.
[Aut.]: Dariusz
Kania
, Adam
Milik
.
-
Microprocess. Microsyst.
2010 vol. 34 iss. 1
, s. 25-38, bibliogr. 34 poz..
Impact Factor
0.545
synteza logiczna
;
dekompozycja
;
PLD
;
programowalna matryca logiczna
;
CPLD
logic synthesis
;
decomposition
;
PLD
;
Programmable Array Logic
;
CPLD
38/57
Nr opisu:
0000050839
Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura.
[Aut.]: Adam
Milik
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 8
, s. 587-590, bibliogr. 7 poz.
sterownik programowalny
;
PLC
;
dynamiczna rekonfiguracja
;
FPGA
;
synteza logiczna
programmable logic controller
;
PLC
;
dynamic reconfiguration
;
FPGA
;
logic synthesis
39/57
Nr opisu:
0000051799
Logic synthesis dedicated for CPLD circuits.
[Aut.]: Dariusz
Kania
, Adam
Milik
, Józef
Kulisz
, Adam
Opara
, Robert
Czerwiński
.
-
Kwart. Elektron. Telekom.
2009 t. 55 z. 2
, s. 287-315, bibliogr. 67 poz.
synteza logiczna
;
CPLD
;
dekompozycja
;
odwzorowanie technologiczne
logic synthesis
;
CPLD
;
decomposition
;
technology mapping
40/57
Nr opisu:
0000058539
Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR.
[Aut.]: Ł.
Ławrocki
, Robert
Czerwiński
.
-
Pomiary Autom. Kontr.
2009 vol. 55 nr 8
, s. 636-638, bibliogr. 8 poz.
układ programowalny
;
CPLD
;
programowalna matryca logiczna
;
XOR
;
synteza logiczna
;
dekompozycja
programmable device
;
CPLD
;
Programmable Array Logic
;
XOR
;
logic synthesis
;
decomposition
41/57
Nr opisu:
0000054340
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD.
[Aut.]: Dariusz
Kania
, W.
Grabiec
.
-
Biul. WAT
2009 vol. 58 nr 3
, s. 379-387, bibliogr. 6 poz.
bramka XOR
;
synteza logiczna
;
układ CPLD
;
dekompozycja
;
odwzorowanie technologiczne
XOR gate
;
logic synthesis
;
CPLD structure
;
decomposition
;
technology mapping
42/57
Nr opisu:
0000056461
Synthesis of finite state machines for CPLDs.
[Aut.]: Robert
Czerwiński
, Dariusz
Kania
.
-
Int. J. Appl. Math. Comput. Sci.
2009 vol. 19 nr 4
, s. 647-659, bibliogr..
Impact Factor
0.684
złożony programowalny układ elektroniczny
;
CPLD
;
synteza logiczna
;
FSM
;
kodowanie stanów
;
optymalizacja logiczna
Complex Programmable Logic Device
;
CPLD
;
logic synthesis
;
FSM
;
state assignment
;
logic optimization
43/57
Nr opisu:
0000049861
Wykorzystanie elementu XOR w syntezie logicznej przeznaczonej dla programowalnych struktur CPLD typu PAL.
[Aut.]: W.
Grabiec
, Dariusz
Kania
.
-
Elektronika
2009 R. 50 nr 6
, s. 82-86, bibliogr. 5 poz.
synteza logiczna
;
CPLD
;
bramka XOR
;
dekompozycja kolumnowa
logic synthesis
;
CPLD
;
XOR gate
;
column decomposition
44/57
Nr opisu:
0000039947
Dekompozycja zespołu funkcji wykorzystująca elementy XOR.
[Aut.]: Dariusz
Kania
, W.
Grabiec
.
-
Pomiary Autom. Kontr.
2008 vol. 54 nr 8
, s. 502-504, bibliogr. 5 poz.
synteza logiczna
;
dekompozycja
;
odwzorowanie technologiczne
logic synthesis
;
decomposition
;
technology mapping
45/57
Nr opisu:
0000042016
Dekompozycyjne metody syntezy przeznaczone do układów CPLD.
[Aut.]: Dariusz
Kania
, Adam
Milik
, Adam
Opara
.
-
Elektronika
2008 R. 49 nr 10
, s. 93-100, bibliogr. 19 poz.
synteza logiczna
;
CPLD
;
dekompozycja
logic synthesis
;
CPLD
;
decomposition
46/57
Nr opisu:
0000048089
Dekompozycyjne metody syntezy układów kombinacyjnych wykorzystujące binarne diagramy decyzyjne. Rozprawa doktorska.
[Aut.]: Adam
Opara
.
Gliwice, 2008, 129 k., bibliogr. 108 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Dariusz Kania
układ programowalny
;
synteza logiczna
;
układ FPGA
;
układ CPLD
;
dekompozycja
;
binarny diagram decyzyjny
programmable device
;
logic synthesis
;
FPGA system
;
CPLD structure
;
decomposition
;
binary decision diagram
47/57
Nr opisu:
0000039944
Samorekonfigurowalny system cyfrowy.
[Aut.]: Adam
Milik
, Jan*
Mocha
.
-
Pomiary Autom. Kontr.
2008 vol. 54 nr 8
, s. 483-485, bibliogr. 5 poz.
PLD
;
FPGA
;
rekonfiguracja dynamiczna
;
synteza logiczna
;
dekompozycja
PLD
;
FPGA
;
dynamic reconfiguration
;
logic synthesis
;
decomposition
48/57
Nr opisu:
0000039946
Wykorzystanie pseudo-MTBDD w dekompozycji zespołu funkcji.
[Aut.]: Adam
Opara
, Dariusz
Kania
.
-
Pomiary Autom. Kontr.
2008 vol. 54 nr 8
, s. 496-498, bibliogr. 11 poz.
binarny diagram decyzyjny
;
BDD
;
wielokorzeniowy binarny diagram decyzyjny
;
MTBDD
;
synteza logiczna
;
dekompozycja
binary decision diagram
;
BDD
;
multi-terminal binary decision diagram
;
MTBDD
;
logic synthesis
;
decomposition
49/57
Nr opisu:
0000039018
Logic synthesis for PAL-based CPLD-s based on two-stage decomposition.
[Aut.]: Dariusz
Kania
, Józef
Kulisz
.
-
J. Syst. Softw.
2007 vol. 80 iss. 7
, s. 1129-1141, bibliogr..
Impact Factor
0.799
synteza logiczna
;
dekompozycja funkcji
;
podział układów logicznych
;
struktura matrycowa typu PAL
;
kolorowanie grafów
logic synthesis
;
function decomposition
;
logic circuit partitioning
;
PAL-based CPLD
;
graph coloring
50/57
Nr opisu:
0000032509
Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR.
[Aut.]: Dariusz
Kania
, W.
Grabiec
.
-
Biul. WAT
2007 vol. 56 nr 3
, s. 229-241, bibliogr. 5 poz.
synteza logiczna
;
dekompozycja
;
odwzorowanie technologiczne
logic synthesis
;
decomposition
;
technology mapping
51/57
Nr opisu:
0000029354
Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR.
[Aut.]: Dariusz
Kania
, W.
Grabiec
.
-
Pomiary Autom. Kontr.
2007 nr 7
, s. 54-56, bibliogr. 3 poz.
synteza logiczna
;
dekompozycja
;
odwzorowanie technologiczne
logic synthesis
;
decomposition
;
technology mapping
52/57
Nr opisu:
0000029359
Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL.
[Aut.]: Adam
Milik
, Dariusz
Kania
.
-
Pomiary Autom. Kontr.
2007 nr 7
, s. 118-120, bibliogr. 8 poz.
BDD
;
pal
;
PLD
;
synteza logiczna
;
dekompozycja
BDD
;
PAL
;
PLD
;
logic synthesis
;
decomposition
53/57
Nr opisu:
0000022808
Dekompozycja wierszowa w syntezie logicznej przeznaczonej dla struktur matrycowych.
[Aut.]: Dariusz
Kania
.
-
Kwart. Elektron. Telekom.
2006 t. 52 z. 4
, s. 521-543, bibliogr. 10 poz.
synteza logiczna
;
dekompozycja
;
partycjonowanie
;
blok logiczny typu PAL
logic synthesis
;
decomposition
;
partitioning
;
PAL-based CPLD
54/57
Nr opisu:
0000013741
Metoda wyznaczania złożoności kolumnowej przeznaczona dla struktur matrycowych.
[Aut.]: Dariusz
Kania
.
-
Arch. Informat. Teor. Stosow.
2005 t. 17 z. 1
, s. 65-76, bibliogr. 29 poz.
synteza logiczna
;
dekompozycja
;
CPLD
logic synthesis
;
decomposition
;
CPLD
55/57
Nr opisu:
0000009567
Metody syntezy dedykowane dla struktur FPGA typu tablicowego.
[Aut.]: Edward**
Hrynkiewicz
, Dariusz
Kania
.
-
Kwart. Elektron. Telekom.
2004 t. 50 z. 3
, s. 325-342, bibliogr. 22 poz.
synteza logiczna
;
dekompozycja
;
partycjonowanie
;
FPGA
logic synthesis
;
decomposition
;
partitioning
;
FPGA
56/57
Nr opisu:
0000008592
P-warstwowa synteza logiczna dedykowana dla struktur typu PAL.
[Aut.]: Dariusz
Kania
.
-
Kwart. Elektron. Telekom.
2004 t. 50 z. 1
, s. 65-86, bibliogr. 22 poz.
synteza logiczna
;
partycjonowanie
;
minimalizacja
;
PLD
logic synthesis
;
partitioning
;
minimization
;
PLD
57/57
Nr opisu:
0000001558
Dekompozycja wielokrotna w syntezie logicznej dla struktur FPGA typu tablicowego.
[Aut.]: Andrzej**
Kania
.
-
Elektronika
2003 R. 44 nr 2/3
, s. 43-46, bibliogr. 25 poz.
synteza logiczna
;
dekompozycja wielokrotna
;
FPGA
;
teoria Curtisa
logic synthesis
;
multiple decomposition
;
FPGA
;
Curtis theory
stosując format:
standardowy
pełny z etykietami pól
roboczy
redakcja skr.
redakcja peł.
kontrolny
Nowe wyszukiwanie