Wyniki wyszukiwania

Wynik wyszukiwania

1/14
Nr opisu: 0000132877
Powłoka PLD jako bariera dyfuzyjna w procesie witryfikacji odpadów radioaktywnych.
[Aut.]: Kamila Hyra, B. Jóźwik, Mirosław Bonek.
-Pr. Inst. Mater. Inż. Biomed. 2019 nr 1, s. 58-64, bibliogr. 8 poz.. Punktacja MNiSW 5.000

witryfikacja ; bariera dyfuzyjna ; powłoka gradientowa ; PLD ; YSZ

vitrification ; diffusion barrier ; gradient coating ; PLD ; YSZ

2/14
Nr opisu: 0000120862
A technology mapping based on graph of excitations and outputs for finite state machines.
[Aut.]: Dariusz Kania, Józef Kulisz.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120006, bibliogr. 13 poz. (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X). Punktacja MNiSW 15.000

FSM ; synteza logiczna ; partycjonowanie ; PLD ; odwzorowanie technologiczne

FSM ; logic synthesis ; partitioning ; PLD ; technology mapping

3/14
Nr opisu: 0000120879
Synthesis of energy-efficient FSMs implemented in PLD circuits.
[Aut.]: R. Nawrot, Józef Kulisz, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120003, bibliogr. 16 poz. (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X). Punktacja MNiSW 15.000

automat skończony ; niski układ zasilania ; PLD ; pobór mocy ; układ synchroniczny

finite state machine ; low power circuit ; PLD ; power dissipation ; synchronous circuit

4/14
Nr opisu: 0000112465
Synthesis of energy-efficient counters implemented in PLD circuits.
[Aut.]: Józef Kulisz, R. Nawrot, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2016, Athens, Greece, 17-20 March 2016. $Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016, 030006-1-030006-4, bibliogr. 17 poz. (AIP Conference Proceedings ; vol. 1790 0094-243X)

obwód niskiego zasilania ; pobór mocy ; układ synchroniczny ; automat skończony ; PLD

low power circuit ; power dissipation ; synchronous circuit ; finite state machine ; PLD

5/14
Nr opisu: 0000106848
Technology mapping based on modified graph of outputs.
[Aut.]: Dariusz Kania, Marcin Kubica.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060003 s. 1-4, bibliogr. 13 poz. (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

dekompozycja ; synteza logiczna ; partycjonowanie ; PLD ; odwzorowanie technologiczne

decomposition ; logic synthesis ; partitioning ; PLD ; technology mapping

6/14
Nr opisu: 0000096436
A technology mapping of Boolean functions for CPLDs.
[Aut.]: Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE'2014, Athens, Greece, 04-07 April 2014. Eds. T. E. Simos, Z. Kalogiratou, T. Monovasilis. Melville : American Institute of Physics, 2014, s. 142-145 (AIP Conference Proceedings ; vol. 1618 0094-243X)

odwzorowanie technologiczne ; synteza logiczna ; dekompozycja ; partycjonowanie ; PLD

technology mapping ; logic synthesis ; decomposition ; partitioning ; PLD

7/14
Nr opisu: 0000094676
Technologie laserowej obróbki powierzchni: ablacja laserowa.
[Aut.]: G. Lempart, A. Góra, Mirosław Bonek.
W: Szkoła Inżynierii Materiałowej Żylina'2014. Prace Studenckiego Koła Naukowego Laserowej Obróbki Powierzchniowej. Red. Mirosław Bonek. Gliwice : Instytut Materiałów Inżynierskich i Biomedycznych Politechniki Śląskiej, 2014, s. 71-78, bibliogr. 6 poz. (Prace Studenckich Kół Naukowych ; Instytut Materiałów Inżynierskich i Biomedycznych. Politechnika Śląska nr 31)

ablacja laserowa ; czyszczenie laserowe ; PLD

laser ablation ; laser cleaning ; PLD

8/14
Nr opisu: 0000088981
Strategia dekompozycji ukierunkowana na minimalizację warstw logicznych.
[Aut.]: Marcin Kubica, Dariusz Kania, Adam Opara.
-Elektronika 2013 R. 54 nr 12, s. 96-99, bibliogr. 10 poz.. Punktacja MNiSW 8.000

dekompozycja ; BDD ; synteza logiczna ; PLD

decomposition ; BDD ; logic synthesis ; PLD

9/14
Nr opisu: 0000063719
Logic synthesis based on decomposition for CPLDs.
[Aut.]: Dariusz Kania, Adam Milik.
-Microprocess. Microsyst. 2010 vol. 34 iss. 1, s. 25-38, bibliogr. 34 poz.. Impact Factor 0.545

synteza logiczna ; dekompozycja ; PLD ; programowalna matryca logiczna ; CPLD

logic synthesis ; decomposition ; PLD ; Programmable Array Logic ; CPLD

10/14
Nr opisu: 0000059077
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania, T. Woźnica.
W: Informatyka - sztuka czy rzemiosło. KNWS'09, Rydzyna, 3-5 czerwca 2009. Materiały 6. konferencji naukowej. Preprint. Zielona Góra : Instytut Informatyki i Elektroniki. Wydział Elektrotechniki, Informatyki i Telekomunikacji. Uniwersytet Zielonogórski, 2009, s. 90-92, bibliogr. 9 poz.

programowalny układ logiczny ; FPGA ; emisja zaburzeń elektromagnetycznych ; GALS

programmable logic device ; PLD ; Field Programmable Gate Array ; FPGA ; electromagnetic emission ; GALS

11/14
Nr opisu: 0000039944
Samorekonfigurowalny system cyfrowy.
[Aut.]: Adam Milik, Jan* Mocha.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 8, s. 483-485, bibliogr. 5 poz.

PLD ; FPGA ; rekonfiguracja dynamiczna ; synteza logiczna ; dekompozycja

PLD ; FPGA ; dynamic reconfiguration ; logic synthesis ; decomposition

12/14
Nr opisu: 0000029359
Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL.
[Aut.]: Adam Milik, Dariusz Kania.
-Pomiary Autom. Kontr. 2007 nr 7, s. 118-120, bibliogr. 8 poz.

BDD ; pal ; PLD ; synteza logiczna ; dekompozycja

BDD ; PAL ; PLD ; logic synthesis ; decomposition

13/14
Nr opisu: 0000126389
Tools and technologies for designing control systems using programmable logic devices.
[Aut.]: Adam Milik, M. Dykierek.
W: Proceedings of the 16th IFAC World Congress, Prague, Czech Republic, July 3-8, 2005. Oxford : Elsevier, 2005, s. 38-43, bibliogr. 16 poz. (IFAC Proceedings Volumes ; vol. 38, iss. 1 1474-6670)

układ logiki programowalnej ; PLD ; bezpośrednio programowalna macierz bramek ; FPGA ; złożony programowalny układ elektroniczny ; CPLD ; VHDL ; Verilog

programmable logic device ; PLD ; Field Programmable Gate Array ; FPGA ; Complex Programmable Logic Device ; CPLD ; VHDL ; Verilog

14/14
Nr opisu: 0000008592
P-warstwowa synteza logiczna dedykowana dla struktur typu PAL.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2004 t. 50 z. 1, s. 65-86, bibliogr. 22 poz.

synteza logiczna ; partycjonowanie ; minimalizacja ; PLD

logic synthesis ; partitioning ; minimization ; PLD

stosując format: