Wynik wyszukiwania
Zapytanie: MICROPROCESS MICROSYST
Liczba odnalezionych rekordów: 10



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/10
Nr opisu: 0000128057   
FPGA-based implementation of bistable function blocks defined in the IEC 61131.
[Aut.]: Mirosław Chmiel.
-Microprocess. Microsyst. 2019 vol. 65, s. 37-46, bibliogr. 27 poz.. Impact Factor 1.049. Punktacja MNiSW 20.000

programowalny sterownik logiczny ; PLC ; IEC 61131 ; język programowania ; FPGA ; bistabilny blok funkcyjny

programmable logic controller ; PLC ; IEC 61131 ; programming language ; field programmable gate arrays ; FPGA ; bistable function block

2/10
Nr opisu: 0000117445   
Logic synthesis for FPGAs based on cutting of BDD.
[Aut.]: Marcin Kubica, Adam Opara, Dariusz Kania.
-Microprocess. Microsyst. 2017 vol. 52, s. 173-187, bibliogr. 50 poz.. Impact Factor 1.049. Punktacja MNiSW 20.000

BDD ; dekompozycja ; synteza logiczna ; odwzorowanie technologiczne

BDD ; decomposition ; logic synthesis ; technology mapping

3/10
Nr opisu: 0000106854   
An IEC 61131-3-based PLC implemented by means of an FPGA.
[Aut.]: Mirosław Chmiel, Józef Kulisz, Robert Czerwiński, A. Krzyżyk, M. Rosół, Patryk Smolarek.
-Microprocess. Microsyst. 2016 vol. 44, s. 28-37, bibliogr. 37 poz.. Impact Factor 1.025. Punktacja MNiSW 20.000

programowalny sterownik logiczny ; EN 61131-3 ; jednostka centralna ; jednostka arytmetyczno-logiczna ; arytmetyka zmiennoprzecinkowa ; FPGA

programmable logic controller ; EN 61131-3 ; central processing unit ; arithmetic and logic unit ; floating-point arithmetic ; Field Programmable Gate Array

4/10
Nr opisu: 0000105075   
Implementation of a microcontroller-based simplified FITA-FIS model.
[Aut.]: Bernard Wyrwoł, Edward** Hrynkiewicz.
-Microprocess. Microsyst. 2016 vol. 44, s. 22-27, bibliogr. 19 poz.. Impact Factor 1.025. Punktacja MNiSW 20.000

sterowanie rozmyte ; system rozmyty ; logika rozmyta ; mikrokontroler ; ARM

fuzzy control ; fuzzy system ; fuzzy logic ; microcontroller ; arm

5/10
Nr opisu: 0000105292   
On hardware synthesis and implementation of PLC programs in FPGAs.
[Aut.]: Adam Milik.
-Microprocess. Microsyst. 2016 vol. 44, s. 2-16, bibliogr. 37 poz.. Impact Factor 1.025. Punktacja MNiSW 20.000

PLC ; FPGA ; DSP48 ; LD ; IL ; SFC ; DFG ; synteza wysokiego poziomu ; synteza logiczna ; układ rekonfigurowalny

PLC ; FPGA ; DSP48 ; LD ; IL ; SFC ; DFG ; high level synthesis ; logic synthesis ; reconfigurable hardware

6/10
Nr opisu: 0000107586   
Preface.
[Aut.]: Andrzej Pułka.
-Microprocess. Microsyst. 2016 vol. 44, s. 1

7/10
Nr opisu: 0000107917   
Selected design issues of the medical cyber-physical system for telemonitoring pregnancy at home.
[Aut.]: J. Jeżewski, Adam Pawlak, K. Horoba, J. Wróbel, Robert Czabański, Michał Jeżewski.
-Microprocess. Microsyst. 2016 vol. 64 Pt. A, s. 35-43, bibliogr. 50 poz.. Impact Factor 1.025. Punktacja MNiSW 20.000

telemonitoring w czasie ciąży ; medyczny system cyber-fizyczny ; przejęcie sygnału ; inteligentny alarm

pregnancy telemonitoring ; medical cyber-physical system ; signal acquisition ; smart alert

8/10
Nr opisu: 0000071035   
Area and speed oriented synthesis of FSMs for PAL-based CPLDs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Microprocess. Microsyst. 2012 vol. 36 iss. 1, s. 45-61, bibliogr. 51 poz.. Impact Factor 0.549. Punktacja MNiSW 20.000

synteza logiczna ; FSM ; kodowanie stanów ; optymalizacja logiczna ; CPLD

logic synthesis ; FSM ; state assignment ; logic optimization ; CPLD

9/10
Nr opisu: 0000063719   
Logic synthesis based on decomposition for CPLDs.
[Aut.]: Dariusz Kania, Adam Milik.
-Microprocess. Microsyst. 2010 vol. 34 iss. 1, s. 25-38, bibliogr. 34 poz.. Impact Factor 0.545

synteza logiczna ; dekompozycja ; PLD ; programowalna matryca logiczna ; CPLD

logic synthesis ; decomposition ; PLD ; Programmable Array Logic ; CPLD

10/10
Nr opisu: 0000039020   
On the blocking probability in batch Markovian arrival queues.
[Aut.]: Andrzej Chydziński, Ryszard* Winiarczyk.
-Microprocess. Microsyst. 2008 vol. 32 iss. 1, s. 45-52, bibliogr. 24 poz.. Impact Factor 0.652

system kolejkowy ; blokowanie prawdopodobieństwa ; sieć IP

queueing system ; blocking probability ; IP traffic

stosując format:
Nowe wyszukiwanie