Wynik wyszukiwania
Zapytanie: ODWZOROWANIE TECHNOLOGICZNE
Liczba odnalezionych rekordów: 20



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/20
Nr opisu: 0000125318   
Hardware mapping strategies of PLC programs in FPGAs.
[Aut.]: Adam Milik, Edward** Hrynkiewicz.
W: 15th IFAC Conference on Programmable Devices and Embedded Systems. PDeS 2018, Ostrava, Czech Republic, 23-25 May 2018. Ed. by Zdenek Slanina. Amsterdam : Elsevier, 2018, s. 131-137, bibliogr. 26 poz. (IFAC-PapersOnLine ; vol. 51, iss. 6 2405-8963)

PLC ; LD ; IL ; SFC ; FPGA ; harmonogramowanie ; odwzorowanie technologiczne ; przetwarzanie potokowe ; współdzielenie zasobów

PLC ; LD ; IL ; SFC ; FPGA ; scheduling ; mapping ; pipelining ; resource sharing

2/20
Nr opisu: 0000127790
Logic synthesis of low power FSM for LUT-based FPGA.
[Aut.]: Marcin Kubica, K. Kajstura, Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering 2018 (ICCMSE 2018), Thessaloniki, Greece, 14-18 March 2018. Eds. Theodore E. Simos, Zacharoula Kalogiratou and Theodore Monovasilis. Melville : American Institute of Physics, 2018, art. no. 080009, bibliogr. 16 poz. (AIP Conference Proceedings ; vol. 2040 0094-243X)

FSM ; projektowanie energooszczędne ; układ sekwencyjny ; kodowanie stanów ; odwzorowanie technologiczne

FSM ; low power design ; sequential circuit ; state assignment ; technology mapping

3/20
Nr opisu: 0000127095
Synteza programów sterowania implementowanych w układach FPGA.
[Aut.]: Adam Milik.
Gliwice : Wydaw. Politechniki Śląskiej, 2018, 236 s., bibliogr. 201 poz.
(Monografia ; [Politechnika Śląska] nr 744)

FPGA ; optymalizacja sterowania ; EDFG ; odwzorowanie technologiczne ; sterownik przemysłowy

FPGA ; control optimization ; EDFG ; technological mapping ; industrial controller

4/20
Nr opisu: 0000120862
A technology mapping based on graph of excitations and outputs for finite state machines.
[Aut.]: Dariusz Kania, Józef Kulisz.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120006, bibliogr. 13 poz. (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X)

FSM ; synteza logiczna ; partycjonowanie ; PLD ; odwzorowanie technologiczne

FSM ; logic synthesis ; partitioning ; PLD ; technology mapping

5/20
Nr opisu: 0000117808   
Decomposition of multi-output functions oriented to configurability of logic blocks.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Bull. Pol. Acad. Sci., Tech. Sci. 2017 vol. 65 no. 3, s. 317-331, bibliogr. 49 poz.. Impact Factor 1.361. Punktacja MNiSW 25.000

BDD ; dekompozycja ; synteza logiczna ; odwzorowanie technologiczne

BDD ; decomposition ; logic synthesis ; technology mapping

6/20
Nr opisu: 0000117445   
Logic synthesis for FPGAs based on cutting of BDD.
[Aut.]: Marcin Kubica, Adam Opara, Dariusz Kania.
-Microprocess. Microsyst. 2017 vol. 52, s. 173-187, bibliogr. 50 poz.. Impact Factor 1.049. Punktacja MNiSW 20.000

BDD ; dekompozycja ; synteza logiczna ; odwzorowanie technologiczne

BDD ; decomposition ; logic synthesis ; technology mapping

7/20
Nr opisu: 0000106545   
SMTBDD. New form of BDD for logic synthesis.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Int. J. Electron. Telecommun. 2016 vol. 62 no. 1, s. 33-41, bibliogr. 26 poz.. Punktacja MNiSW 15.000

synteza logiczna ; SMTBDD ; dekompozycja ; odwzorowanie technologiczne ; FPGA ; układ cyfrowy

logic synthesis ; SMTBDD ; decomposition ; technology mapping ; FPGA ; digital circuit

8/20
Nr opisu: 0000106853   
State assignment and optimization of ultra-high-speed FSMs utilizing tristate buffers.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-ACM Trans. Des. Autom. Electron. Syst. 2016 vol. 22 iss. 1, art. no. 3 s. 1-25, bibliogr. 36 poz.. Impact Factor 0.850. Punktacja MNiSW 20.000

synteza logiczna ; kodowanie stanów ; automat skończony ; optymalizacja logiczna ; odwzorowanie technologiczne ; binarne drzewo decyzyjne

logic synthesis ; state assignment ; finite state machine ; logic optimization ; technology mapping ; binary decision tree ; tristate buffer

9/20
Nr opisu: 0000098420   
Logic decomposition for PAL-based CPLDs.
[Aut.]: Dariusz Kania.
-J. Circuits, Syst. Comput. 2015 vol. 24 iss. 3, art. nr 1550042 s. 1-27, bibliogr. 25 poz.. Impact Factor 0.308. Punktacja MNiSW 15.000

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne ; dopasowanie ; struktura matrycowa typu PAL

logic synthesis ; decomposition ; technology mapping ; fitting ; PAL-based CPLD

10/20
Nr opisu: 0000106847   
Logic synthesis strategy based on BDD decomposition and PAL-oriented optimization.
[Aut.]: Adam Opara, Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060002 s. 1-4, bibliogr. 12 poz. (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

binarny diagram decyzyjny ; CPLD ; dekompozycja ; synteza logiczna ; partycjonowanie ; odwzorowanie technologiczne

binary decision diagram ; CPLD ; decomposition ; logic synthesis ; partitioning ; technology mapping

11/20
Nr opisu: 0000106848   
Technology mapping based on modified graph of outputs.
[Aut.]: Dariusz Kania, Marcin Kubica.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060003 s. 1-4, bibliogr. 13 poz. (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

dekompozycja ; synteza logiczna ; partycjonowanie ; PLD ; odwzorowanie technologiczne

decomposition ; logic synthesis ; partitioning ; PLD ; technology mapping

12/20
Nr opisu: 0000096436
A technology mapping of Boolean functions for CPLDs.
[Aut.]: Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE'2014, Athens, Greece, 04-07 April 2014. Eds. T. E. Simos, Z. Kalogiratou, T. Monovasilis. Melville : American Institute of Physics, 2014, s. 142-145 (AIP Conference Proceedings ; vol. 1618 0094-243X)

odwzorowanie technologiczne ; synteza logiczna ; dekompozycja ; partycjonowanie ; PLD

technology mapping ; logic synthesis ; decomposition ; partitioning ; PLD

13/20
Nr opisu: 0000070101   
BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR.
[Aut.]: Dariusz Kania, Adam Opara.
-Elektronika 2012 R. 53 nr 2, s. 82-85, bibliogr. 11 poz.. Punktacja MNiSW 6.000

synteza logiczna ; odwzorowanie technologiczne ; BDD ; CPLD

logic synthesis ; technology mapping ; BDD ; CPLD

14/20
Nr opisu: 0000063462   
Decomposition-based logic synthesis for PAL-based CPLDs.
[Aut.]: Adam Opara, Dariusz Kania.
-Int. J. Appl. Math. Comput. Sci. 2010 vol. 20 no. 2, s. 367-384, bibliogr. 32 poz.. Impact Factor 0.794

dekompozycja ; odwzorowanie technologiczne ; optymalizacja logiczna ; BDD ; CPLD

decomposition ; technology mapping ; logic optimization ; BDD ; CPLD

15/20
Nr opisu: 0000048272
A novel non-disjunctive method for decomposition of CPLDs.
[Aut.]: Adam Opara, Dariusz Kania.
-Kwart. Elektron. Telekom. 2009 t. 55 z. 1, s. 95-111, bibliogr. 21 poz.

odwzorowanie technologiczne ; dekompozycja ; CPLD ; BDD

technology mapping ; decomposition ; CPLD ; BDD

16/20
Nr opisu: 0000051799
Logic synthesis dedicated for CPLD circuits.
[Aut.]: Dariusz Kania, Adam Milik, Józef Kulisz, Adam Opara, Robert Czerwiński.
-Kwart. Elektron. Telekom. 2009 t. 55 z. 2, s. 287-315, bibliogr. 67 poz.

synteza logiczna ; CPLD ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; CPLD ; decomposition ; technology mapping

17/20
Nr opisu: 0000054340   
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD.
[Aut.]: Dariusz Kania, W. Grabiec.
-Biul. WAT 2009 vol. 58 nr 3, s. 379-387, bibliogr. 6 poz.

bramka XOR ; synteza logiczna ; układ CPLD ; dekompozycja ; odwzorowanie technologiczne

XOR gate ; logic synthesis ; CPLD structure ; decomposition ; technology mapping

18/20
Nr opisu: 0000039947   
Dekompozycja zespołu funkcji wykorzystująca elementy XOR.
[Aut.]: Dariusz Kania, W. Grabiec.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 8, s. 502-504, bibliogr. 5 poz.

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; decomposition ; technology mapping

19/20
Nr opisu: 0000032509   
Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR.
[Aut.]: Dariusz Kania, W. Grabiec.
-Biul. WAT 2007 vol. 56 nr 3, s. 229-241, bibliogr. 5 poz.

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; decomposition ; technology mapping

20/20
Nr opisu: 0000029354   
Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR.
[Aut.]: Dariusz Kania, W. Grabiec.
-Pomiary Autom. Kontr. 2007 nr 7, s. 54-56, bibliogr. 3 poz.

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; decomposition ; technology mapping

stosując format:
Nowe wyszukiwanie