Wynik wyszukiwania
Zapytanie: LD
Liczba odnalezionych rekordów: 10



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/10
Nr opisu: 0000125318   
Hardware mapping strategies of PLC programs in FPGAs.
[Aut.]: Adam Milik, Edward** Hrynkiewicz.
W: 15th IFAC Conference on Programmable Devices and Embedded Systems. PDeS 2018, Ostrava, Czech Republic, 23-25 May 2018. Ed. by Zdenek Slanina. Amsterdam : Elsevier, 2018, s. 131-137, bibliogr. 26 poz. (IFAC-PapersOnLine ; vol. 51, iss. 6 2405-8963)

PLC ; LD ; IL ; SFC ; FPGA ; harmonogramowanie ; odwzorowanie technologiczne ; przetwarzanie potokowe ; współdzielenie zasobów

PLC ; LD ; IL ; SFC ; FPGA ; scheduling ; mapping ; pipelining ; resource sharing

2/10
Nr opisu: 0000121224
Multiple-Core PLC CPU implementation and programming.
[Aut.]: Adam Milik.
-J. Circuits, Syst. Comput. 2018 vol. 27 no. 10, art. 1850162 s. 1-7. Impact Factor 0.595. Punktacja MNiSW 15.000

PLC ; LD ; IL ; SFC ; FPGA ; kompilator ; optymalizacja programu sterującego ; programowanie ; wykres przepływu danych ; obliczenia równoległe ; procesor wielordzeniowy

PLC ; LD ; IL ; SFC ; FPGA ; compiler ; control program optimization ; programming ; data flow graph ; parallel computation ; multiple-core CPU

3/10
Nr opisu: 0000105292   
On hardware synthesis and implementation of PLC programs in FPGAs.
[Aut.]: Adam Milik.
-Microprocess. Microsyst. 2016 vol. 44, s. 2-16, bibliogr. 37 poz.. Impact Factor 1.025. Punktacja MNiSW 20.000

PLC ; FPGA ; DSP48 ; LD ; IL ; SFC ; DFG ; synteza wysokiego poziomu ; synteza logiczna ; układ rekonfigurowalny

PLC ; FPGA ; DSP48 ; LD ; IL ; SFC ; DFG ; high level synthesis ; logic synthesis ; reconfigurable hardware

4/10
Nr opisu: 0000105918   
On the systematic method of conditional control program execution by a PLC.
[Aut.]: Adam Milik, Mirosław Chmiel, Edward** Hrynkiewicz.
-Bull. Pol. Acad. Sci., Tech. Sci. 2016 vol. 64 no. 1, s. 161-170, bibliogr. 21 poz.. Impact Factor 1.156. Punktacja MNiSW 25.000

program sterowania ; PLC ; LD ; IL ; FPGA ; kompilator ; optymalizacja programu sterowania ; programowanie sterowników PLC ; graf przepływowy

control program ; PLC ; LD ; IL ; FPGA ; compiler ; control program optimization ; PLC programming ; flow graph

5/10
Nr opisu: 0000100890
On PLCs control program hardware implementation selected problems of mapping and scheduling.
[Aut.]: Adam Milik.
W: [13th] IFAC Conference on Programmable Devices and Embedded Systems. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015, s. 363-370, bibliogr. 27 poz.
Toż na CD-ROM

PLC ; FPGA ; DSP48 ; LD ; SFC ; DFG ; synteza wysokiego poziomu ; synteza logiczna ; układ rekonfigurowalny

PLC ; FPGA ; DSP48 ; LD ; SFC ; DFG ; high level synthesis ; logic synthesis ; reconfigurable hardware

6/10
Nr opisu: 0000101941   
On PLCs control program hardware implementation selected problems of mapping and scheduling.
[Aut.]: Adam Milik.
-IFAC-PapersOnLine 2015 vol. 48 iss. 4, s. 354-361, bibliogr.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems PDES 2015. Ed. by Adam Milik

PLC ; FPGA ; DSP48 ; LD ; SFC ; DFG ; synteza wysokiego poziomu ; synteza logiczna ; układ rekonfigurowalny ; IL

PLC ; FPGA ; DSP48 ; LD ; SFC ; DFG ; high level synthesis ; logic synthesis ; reconfigurable hardware ; IL

7/10
Nr opisu: 0000096127   
On FPGA dedicated SFC synthesis and implementation according to IEC61131.
[Aut.]: Adam Milik, Andrzej Pułka.
W: 2014 International Conference on Signals and Electronic Systems (ICSES), Poznań, Poland, 11-13 September 2014. Faculty of Electronics and Telecommunications. Poznan University of Technology. Poland. Piscataway : IEEE, 2014, s. 1-4, bibliogr. 18 poz.

FPGA ; synteza wysokiego poziomu ; IL ; LD ; sterownik programowalny ; system rekonfiguracji ; SFC

FPGA ; high level synthesis ; IL ; LD ; programmable logic controller ; reconfigurable system ; SFC

8/10
Nr opisu: 0000096130   
On ladder diagrams compilation and synthesis to FPGA implemented reconfigurable logic controller.
[Aut.]: Adam Milik.
-Adv. Electr. Electron. Eng. 2014 vol. 12 nr 5, s. 443-451, bibliogr. 19 poz.

DFG ; FPGA ; synteza wysokiego poziomu ; IEC61131-3 ; LD ; synteza logiczna ; PLC ; układ rekonfigurowalny

DFG ; FPGA ; high level synthesis ; IEC61131-3 ; LD ; logic synthesis ; PLC ; reconfigurable hardware

9/10
Nr opisu: 0000087667   
Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej.
[Aut.]: Adam Milik.
-Pomiary Autom. Kontr. 2013 vol. 59 nr 8, s. 799-802, bibliogr. 13 poz.. Punktacja MNiSW 11.000

sterownik programowalny ; LD ; SFC ; synteza logiczna wysokiego poziomu ; DFG ; graf przepływu danych ; FPGA ; układ rekonfigurowalny ; schemat drabinkowy

programmable controller ; LD ; SFC ; high level logic synthesis ; DFG ; data flow graph ; FPGA ; reconfigurable hardware ; ladder diagram

10/10
Nr opisu: 0000073910   
Synteza diagramu LD z operacjami arytmetycznymi przeznaczona dla układów FPGA.
[Aut.]: Adam Milik.
-Pomiary Autom. Kontr. 2012 vol. 58 nr 7, s. 617-619, bibliogr. 9 poz.. Punktacja MNiSW 7.000

sterownik programowalny ; schemat drabinkowy ; LD ; FPGA ; synteza logiczna wysokiego poziomu ; arytmetyka ; układ rekonfigurowalny

PLC ; ladder diagram ; LD ; FPGA ; high level logic synthesis ; arithmetic ; reconfigurable hardware

stosując format:
Nowe wyszukiwanie