Wynik wyszukiwania
Zapytanie: FIELD PROGRAMMABLE GATE ARRAYS
Liczba odnalezionych rekordów: 4



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/4
Nr opisu: 0000128057   
FPGA-based implementation of bistable function blocks defined in the IEC 61131.
[Aut.]: Mirosław Chmiel.
-Microprocess. Microsyst. 2019 vol. 65, s. 37-46, bibliogr. 27 poz.. Impact Factor 1.045. Punktacja MNiSW 40.000

programowalny sterownik logiczny ; PLC ; IEC 61131 ; język programowania ; FPGA ; bistabilny blok funkcyjny

programmable logic controller ; PLC ; IEC 61131 ; programming language ; field programmable gate arrays ; FPGA ; bistable function block

2/4
Nr opisu: 0000100895
A hardware implementation of arithmetic operations for an FPGA-based programmable logic controller.
[Aut.]: Józef Kulisz, Mirosław Chmiel, A. Krzyżyk, M. Rosół.
W: [13th] IFAC Conference on Programmable Devices and Embedded Systems. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015, s. 471-476, bibliogr. 22 poz.
Toż na CD-ROM

programowalny sterownik logiczny ; jednostka centralna ; jednostka arytmetyczno-logiczna ; algorytmy arytmetyczne ; mikroprocesor ; układ cyfrowy ; układ logiczny

programmable logic controller ; central processing unit ; arithmetic and logic unit ; arithmetic algorithms ; microprocessor ; digital circuit ; logic array ; field programmable gate arrays

3/4
Nr opisu: 0000104485   
A hardware implementation of arithmetic operations for an FPGA-based programmable logic controller.
[Aut.]: Józef Kulisz, Mirosław Chmiel, A. Krzyżyk, M. Rosół.
-IFAC-PapersOnLine 2015 vol. 48 iss. 4, s. 460-465, bibliogr. 22 poz.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems - PDES 2015. Punktacja MNiSW 5.000

programowalny sterownik logiczny ; jednostka centralna ; jednostka arytmetyczno-logiczna ; algorytmy arytmetyczne ; mikroprocesor ; układ cyfrowy ; układ logiczny

programmable logic controller ; central processing unit ; arithmetic and logic unit ; arithmetic algorithms ; microprocessor ; digital circuit ; logic array ; field programmable gate arrays ; floating-point arithmetic

4/4
Nr opisu: 0000090756   
GF(q) LDPC decoder design for FPGA implementation.
[Aut.]: Wojciech Sułek, Marcin Kucharczyk, Grzegorz Dziwoki.
W: IEEE 10th Consumer Communications and Networking Conference. CCNC 2013, Las Vegas, 11-14 January 2013. Piscataway : Institute of Electrical and Electronics Engineers, 2013, s. 460-465, bibliogr. 17 poz.

kanał AWGN ; pole Galois ; kod binarny ; kod blokowy ; dekodowanie ; FPGA ; kod kontroli parzystości ; kluczowanie z przesunięciem fazy

AWGN channel ; Galois field ; binary code ; block code ; decoding ; field programmable gate arrays ; parity check code ; phase shift keying

stosując format:
Nowe wyszukiwanie