Wynik wyszukiwania
Zapytanie: FIELD PROGRAMMABLE GATE ARRAY
Liczba odnalezionych rekordów: 22



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/22
Nr opisu: 0000106854   
An IEC 61131-3-based PLC implemented by means of an FPGA.
[Aut.]: Mirosław Chmiel, Józef Kulisz, Robert Czerwiński, A. Krzyżyk, M. Rosół, Patryk Smolarek.
-Microprocess. Microsyst. 2016 vol. 44, s. 28-37, bibliogr. 37 poz.. Impact Factor 1.025. Punktacja MNiSW 20.000

programowalny sterownik logiczny ; EN 61131-3 ; jednostka centralna ; jednostka arytmetyczno-logiczna ; arytmetyka zmiennoprzecinkowa ; FPGA

programmable logic controller ; EN 61131-3 ; central processing unit ; arithmetic and logic unit ; floating-point arithmetic ; Field Programmable Gate Array

2/22
Nr opisu: 0000111709   
FPGA-based two-processor CPU for PLC.
[Aut.]: Mirosław Chmiel, W. Kloska, Dariusz Polok, J. Mocha.
W: 2016 International Conference on Signals and Electronic Systems (ICSES), Kraków, Poland, 5-7 September 2016. Eds.: Witold Machowski and Jacek Stępień. Piscataway : IEEE, 2016, s. 247-252, bibliogr. 21 poz.

FPGA ; jednostka centralna ; programowalny sterownik logiczny ; język programowania ; lista instrukcji ; logika programowalna

Field Programmable Gate Array ; central processing unit ; programmable logic controller ; programming language ; instruction List ; programmable logic

3/22
Nr opisu: 0000111834   
IEC 6131-3 compliant PLC structure based on FPGA multi-core solution.
[Aut.]: Piotr Chodorowski, Mirosław Chmiel.
W: 2016 International Conference on Signals and Electronic Systems (ICSES), Kraków, Poland, 5-7 September 2016. Eds.: Witold Machowski and Jacek Stępień. Piscataway : IEEE, 2016, s. 237-242, bibliogr. 20 poz.

układ sterujący ; jednostka centralna ; FPGA ; EN 61131-3 ; programowalny sterownik logiczny

control system ; central processing unit ; Field Programmable Gate Array ; EN 61131-3 ; programmable logic controller

4/22
Nr opisu: 0000099759   
Analysis of implementation opportunities for selected conventional counter-based circuits in selected FPGA structures in terms of time performance.
[Aut.]: Jarosław Wrotniak, Krzysztof* Pucher, Dariusz Polok.
W: International Conference on Applied and Theoretical Electricity (ICATE), Craiova, 23-25 Oct. 2014. Piscataway : IEEE, 2014, s. 1-7, bibliogr. 13 poz.

FPGA ; układ logiczny ; półprzewodnik

Field Programmable Gate Array ; logic array ; semiconductor

5/22
Nr opisu: 0000090720
Detekcja i klasyfikacja pojazdów z wykorzystaniem cyfrowego strumienia wideo dla systemów sterowania ruchem drogowym.
[Aut.]: Wiesław Pamuła.
Warszawa : Oficyna Wydaw. Politechniki Warszawskiej, 2013, 110 s., bibliogr. 174 poz.
(Prace Naukowe ; Politechnika Warszawska Transport ; z. 93 1230-9265)

identyfikacja stanu ruchu drogowego ; przetwarzanie obrazu ; detekcja pojazdu ; FPGA ; klasyfikacja pojazdów ; strumień wideo ; system sterowania ruchem drogowym

traffic state identification ; image processing ; vehicle detection ; Field Programmable Gate Array ; video stream ; traffic control system

6/22
Nr opisu: 0000071068   
Synthesis and implementation of reconfigurable PLC on FPGA platform.
[Aut.]: Adam Milik, Edward** Hrynkiewicz.
-Int. J. Electron. Telecommun. 2012 vol. 58 no. 1, s. 85-94, bibliogr. 30 poz.. Impact Factor 0.850. Punktacja MNiSW 8.000

PLC ; FPGA ; synteza logiczna wysokiego poziomu ; układ rekonfigurowalny ; układ arytmetyczny

PLC ; Field Programmable Gate Array ; high level logic synthesis ; reconfigurable hardware ; arithmetic circuit

7/22
Nr opisu: 0000068349   
Aplikacja w języku Java realizująca funkcję parsera pseudokodu opisującego strukturę specjalizowanego koprocesora sterownika PLC do VHDL.
[Aut.]: Adam Ziębiński, Rafał Cupek, W. Sroka.
-Pomiary Autom. Kontr. 2011 vol. 57 nr 8, s. 845-847, bibliogr. 8 poz.. Punktacja MNiSW 7.000

FPGA ; Java ; PLC ; sterownik programowalny ; VHDL

Field Programmable Gate Array ; Java ; PLC ; programmable logic controller ; VHDL

8/22
Nr opisu: 0000076369   
Automatic implementation of arithmetic operation in reconfigurable logic controllers.
[Aut.]: Adam Milik, Andrzej Pułka.
W: 20th European Conference on Circuit Theory and Design. ECCTD 2011, Linkoping, Sweden, August 29-31, 2011. Piscataway : Institute of Electrical and Electronics Engineers, 2011, s. 721-724, bibliogr. 12 poz.

PLC ; FPGA ; synteza logiczna ; układ arytmetyczny ; układ rekonfigurowalny ; synteza wysokiego poziomu

PLC ; Field Programmable Gate Array ; logic synthesis ; arithmetic circuit ; reconfigurable hardware ; high level synthesis

9/22
Nr opisu: 0000072422   
Central processing units for PLC implementation in Virtex-4 FPGA.
[Aut.]: Mirosław Chmiel, Jan* Mocha, Edward** Hrynkiewicz, Adam Milik.
W: 18th IFAC World Congress 2011, Milan, Italy, 28 August - 2 September 2011. Vol. 9. Red Hook : Curran, 2011, s. 6902-6907, bibliogr.

programowalny sterownik logiczny ; PLC ; jednostka centralna ; długość cyklu produkcyjnego ; programowanie współbieżne ; układ FPGA ; FPGA

programmable logic controller ; PLC ; central processing unit ; throughput time ; concurrent programming ; Field Programmable Gate Array ; FPGA

10/22
Nr opisu: 0000068348   
Implementacja wyrażeń arytmetycznych w rekonfigurowalnych sterownikach logicznych.
[Aut.]: Adam Milik, Andrzej Pułka.
-Pomiary Autom. Kontr. 2011 vol. 57 nr 8, s. 842-844, bibliogr. 10 poz.. Punktacja MNiSW 7.000

FPGA ; arytmetyka ; układ rekonfigurowalny ; PLC ; sterownik programowalny ; synteza logiczna wysokiego poziomu

Field Programmable Gate Array ; arithmetic ; reconfigurable hardware ; PLC ; programmable logic controller ; high level logic synthesis

11/22
Nr opisu: 0000068792   
Kompaktowy sterownik programowalny z panelem dotykowym.
[Aut.]: Ł. Folta, Mirosław Chmiel, Jan* Mocha.
-Wiad. Elektrot. 2011 R. 79 nr 11, s. 47-49, bibliogr. 12 poz.. Punktacja MNiSW 5.000

sterownik programowalny ; PLC ; panel operatorski ; FPGA ; układ FPGA

programmable logic controller ; operator panel ; Field Programmable Gate Array ; FPGA system

12/22
Nr opisu: 0000068354   
Możliwość wykorzystania specyficznych własności układów FPGA do konstrukcji jednostki centralnej sterownika PLC.
[Aut.]: Mirosław Chmiel, Jan* Mocha.
-Elektronika 2011 R. 52 nr 9, s. 167-170, bibliogr. 9 poz.. Punktacja MNiSW 6.000

sterownik programowalny ; PLC ; układ FPGA ; FPGA ; układ logiki programowalnej

programmable logic controller ; PLC ; FPGA system ; FPGA ; Field Programmable Gate Array ; programmable logic device

13/22
Nr opisu: 0000068421   
Wykorzystanie algorytmów kolorowania grafu w sprzętowej realizacji systemu wnioskowania przybliżonego HFIS.
[Aut.]: Bernard Wyrwoł.
-Prz. Elektrot. 2011 R. 87 nr 10, s. 64-67, bibliogr. 12 poz.. Impact Factor 0.244. Punktacja MNiSW 15.000

wnioskowanie przybliżone ; dekompozycja lingwistyczna ; FPGA

approximate reasoning ; linguistic decomposition ; Field Programmable Gate Array ; FPGA

14/22
Nr opisu: 0000063711   
Xilinx Virtex-4 jako platforma rozwojowa jednostek centralnych PLC.
[Aut.]: Mirosław Chmiel, Jan* Mocha, Edward** Hrynkiewicz.
-Pomiary Autom. Kontr. 2011 vol. 57 nr 1, s. 55-57, bibliogr. 14 poz.. Punktacja MNiSW 7.000

programowalny sterownik logiczny ; PLC ; jednostka centralna ; przetwarzanie współbieżne ; układ FPGA

programmable logic controller ; PLC ; central processing unit ; concurrent operation ; FPGA system ; Field Programmable Gate Array

15/22
Nr opisu: 0000059503   
Porównanie metod dynamicznej rekonfiguracji analogowych oraz cyfrowych matryc programowalnych.
[Aut.]: Jan* Mocha.
-Elektronika 2010 R. 51 nr 9, s. 55-58, bibliogr. 14 poz.

układ programowalny ; FPGA ; programowalna matryca analogowa ; rekonfiguracja dynamiczna

programmable device ; Field Programmable Gate Array ; Field Programmable Analog Array ; dynamic reconfiguration

16/22
Nr opisu: 0000062775   
Redukcja emisji zaburzeń elektromagnetycznych w układach FPGA z wykorzystaniem struktur typu GALS.
[Aut.]: Józef Kulisz, Jan* Mocha, T. Woźnica.
-Elektronika 2010 R. 51 nr 12, s. 16-18, bibliogr. 9 poz.

układ logiki programowalnej ; układ FPGA ; emisja zaburzeń ; GALS

programmable logic device ; Field Programmable Gate Array ; electromagnetic emission ; GALS

17/22
Nr opisu: 0000059077   
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania, T. Woźnica.
W: Informatyka - sztuka czy rzemiosło. KNWS'09, Rydzyna, 3-5 czerwca 2009. Materiały 6. konferencji naukowej. Preprint. Zielona Góra : Instytut Informatyki i Elektroniki. Wydział Elektrotechniki, Informatyki i Telekomunikacji. Uniwersytet Zielonogórski, 2009, s. 90-92, bibliogr. 9 poz.

programowalny układ logiczny ; FPGA ; emisja zaburzeń elektromagnetycznych ; GALS

programmable logic device ; PLD ; Field Programmable Gate Array ; FPGA ; electromagnetic emission ; GALS

18/22
Nr opisu: 0000050304   
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania, T. Woźnica.
-Prz. Elektrot. 2009 R. 85 nr 7, s. 200-202, bibliogr. 9 poz.. Impact Factor 0.196

układ programowalny ; FPGA ; emisja zaburzeń elektromagnetycznych ; układ lokalnie synchroniczny-globalnie asynchroniczny ; GALS

programmable device ; Field Programmable Gate Array ; electromagnetic emission ; globally asynchronous-locally synchronous system ; GALS

19/22
Nr opisu: 0000039950   
Zastosowanie liniowych rejestrów pierścieniowych do testowania połączeń w układach FPGA.
[Aut.]: Andrzej** Hławiczka, Krzysztof* Gucwa, Tomasz Garbolino.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 8, s. 594-597, bibliogr. 11 poz.

liniowy rejestr pierścieniowy ; testowanie połączeń ; lokalizacja uszkodzeń ; identyfikacja uszkodzeń ; sygnatura ; słownik diagnostyczny ; układ FPGA

Ring Linear Feedback Shift Register ; interconnection testing ; fault location ; damage identification ; signature ; diagnostic dictionary ; Field Programmable Gate Array

20/22
Nr opisu: 0000031197   
An algorithm for optimal terms allocation for fixed point coefficients of FIR filter.
[Aut.]: Jacek Izydorczyk.
W: 2006 IEEE International Symposium on Circuits and Systems. ISCAS 2006, Island of Kos, May 21-24, 2006. Proceedings. Piscataway : Institute of Electrical and Electronics Engineers, 2006, s. 609-612, bibliogr. 6 poz.

równania ; synteza logiczna wysokiego poziomu ; filtr o skończonej odpowiedzi impulsowej ; częstotliwość ; wielomian ; kwantowanie ; przetwarzanie sygnału ; transmitancja operatorowa

equations ; Field Programmable Gate Array ; finite impulse response filter ; frequency ; polynominal ; quantization ; signal processing ; transfer function

21/22
Nr opisu: 0000126389   
Tools and technologies for designing control systems using programmable logic devices.
[Aut.]: Adam Milik, M. Dykierek.
W: Proceedings of the 16th IFAC World Congress, Prague, Czech Republic, July 3-8, 2005. Oxford : Elsevier, 2005, s. 38-43, bibliogr. 16 poz. (IFAC Proceedings Volumes ; vol. 38, iss. 1 1474-6670)

układ logiki programowalnej ; PLD ; bezpośrednio programowalna macierz bramek ; FPGA ; złożony programowalny układ elektroniczny ; CPLD ; VHDL ; Verilog

programmable logic device ; PLD ; Field Programmable Gate Array ; FPGA ; Complex Programmable Logic Device ; CPLD ; VHDL ; Verilog

22/22
Nr opisu: 0000011333   
Programmable Analog/Digital Arrays in control and simulation.
[Aut.]: Lech** Znamirowski, O. Palusinski, S. Vrudhula.
-Analog Integr. Circuits Signal Process. 2004 vol. 39 iss. 1, s. 55-73. Impact Factor 0.207

układ sygnałów mieszanych ; sterowanie adaptacyjne ; filtrowanie adaptacyjne ; programowalna matryca analogowa ; FPAA ; bezpośrednio programowalna macierz bramek ; FPGA ; sterowanie predykcyjne

mixed signal circuit ; adaptive control ; adaptive filtering ; Field Programmable Analog Array ; FPAA ; Field Programmable Gate Array ; FPGA ; predictive control ; plant simulation

stosując format:
Nowe wyszukiwanie