Wynik wyszukiwania
Zapytanie: CPLD
Liczba odnalezionych rekordów: 27



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/27
Nr opisu: 0000128909   
A technology mapping of FSMs based on a graph of excitations and outputs.
[Aut.]: Marcin Kubica, Dariusz Kania, Józef Kulisz.
-IEEE Access 2019 vol. 7, s. 16123-16131, bibliogr. 35 poz.. Impact Factor 4.098. Punktacja MNiSW 25.000

CPLD ; FSM ; optymalizacja wielopoziomowa ; mapowanie technologii

CPLD ; FSM ; multi-level optimization ; technology mapping

2/27
Nr opisu: 0000115891   
Cyfrowy sterownik CPLD falownika klasy DE.
[Aut.]: Krzysztof Przybyła.
-Prz. Elektrot. 2017 R. 93 nr 5, s. 21-24, bibliogr. 9 poz.. Punktacja MNiSW 14.000

falownik klasy DE ; sterownik ; CPLD ; IPDM

class DE inverter ; controller ; CPLD ; IPDM

3/27
Nr opisu: 0000102623   
Dekompozycja kolumnowa zespołu funkcji opisanego za pomocą MTBDD ukierunkowana na użycia elementu XOR.
[Aut.]: M. Białas, Dariusz Kania.
-Elektronika 2015 R. 56 nr 10, s. 89-94, bibliogr. 8 poz.. Punktacja MNiSW 8.000

dekompozycja kolumnowa ; MTBDD ; XOR ; CPLD

column decomposition ; MTBDD ; XOR ; CPLD

4/27
Nr opisu: 0000106847   
Logic synthesis strategy based on BDD decomposition and PAL-oriented optimization.
[Aut.]: Adam Opara, Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060002 s. 1-4, bibliogr. 12 poz. (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

binarny diagram decyzyjny ; CPLD ; dekompozycja ; synteza logiczna ; partycjonowanie ; odwzorowanie technologiczne

binary decision diagram ; CPLD ; decomposition ; logic synthesis ; partitioning ; technology mapping

5/27
Nr opisu: 0000081174
Finite state machine logic synthesis for complex programmable logic devices.
[Aut.]: Robert Czerwiński, Dariusz Kania.
Berlin : Springer, 2013, XVI, 172 s.
(Lecture Notes in Electrical Engineering ; vol. 231 1876-1100)

CPLD ; FSM ; automat sekwencyjny ; optymalizacja logiczna ; synteza logiczna ; kodowanie stanów

CPLD ; FSM ; finite state machine ; logic optimization ; logic synthesis ; state assignment ; technology mapping

6/27
Nr opisu: 0000071035   
Area and speed oriented synthesis of FSMs for PAL-based CPLDs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Microprocess. Microsyst. 2012 vol. 36 iss. 1, s. 45-61, bibliogr. 51 poz.. Impact Factor 0.549. Punktacja MNiSW 20.000

synteza logiczna ; FSM ; kodowanie stanów ; optymalizacja logiczna ; CPLD

logic synthesis ; FSM ; state assignment ; logic optimization ; CPLD

7/27
Nr opisu: 0000070101   
BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR.
[Aut.]: Dariusz Kania, Adam Opara.
-Elektronika 2012 R. 53 nr 2, s. 82-85, bibliogr. 11 poz.. Punktacja MNiSW 6.000

synteza logiczna ; odwzorowanie technologiczne ; BDD ; CPLD

logic synthesis ; technology mapping ; BDD ; CPLD

8/27
Nr opisu: 0000084032   
Układy logiki programowalnej. Podstawy syntezy i sposoby odwzorowania technologicznego.
[Aut.]: Dariusz Kania.
Warszawa : Wydaw. Naukowe PWN, 2012, 220 s., bibliogr.

logika ; synteza logiczna ; układ programowalny ; układ cyfrowy ; SPLD ; CPLD ; FPGA

logic ; logic synthesis ; programmable device ; digital circuit ; SPLD ; CPLD ; FPGA

9/27
Nr opisu: 0000068768   
Wybrane zagadnienia cyfrowej realizacji algorytmów modulacji szerokości impulsów w układach przekształtnikowych.
[Aut.]: Tomasz* Biskup.
Gliwice : Wydaw. Politechniki Śląskiej, 2011, 208 s., bibliogr.
(Monografia ; [Politechnika Śląska] nr 340)
Rozprawa habilitacyjna

układ przekształtnikowy ; falownik napięcia ; CPLD ; FPGA ; modulacja stochastyczna

converter system ; voltage inverter ; CPLD ; FPGA ; random modulation

10/27
Nr opisu: 0000063462   
Decomposition-based logic synthesis for PAL-based CPLDs.
[Aut.]: Adam Opara, Dariusz Kania.
-Int. J. Appl. Math. Comput. Sci. 2010 vol. 20 no. 2, s. 367-384, bibliogr. 32 poz.. Impact Factor 0.794

dekompozycja ; odwzorowanie technologiczne ; optymalizacja logiczna ; BDD ; CPLD

decomposition ; technology mapping ; logic optimization ; BDD ; CPLD

11/27
Nr opisu: 0000063719   
Logic synthesis based on decomposition for CPLDs.
[Aut.]: Dariusz Kania, Adam Milik.
-Microprocess. Microsyst. 2010 vol. 34 iss. 1, s. 25-38, bibliogr. 34 poz.. Impact Factor 0.545

synteza logiczna ; dekompozycja ; PLD ; programowalna matryca logiczna ; CPLD

logic synthesis ; decomposition ; PLD ; Programmable Array Logic ; CPLD

12/27
Nr opisu: 0000063602   
Synthesis method of high speed finite state machines.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Bull. Pol. Acad. Sci., Tech. Sci. 2010 vol. 58 no. 4, s. 635-644, bibliogr. 16 poz.. Impact Factor 0.945

FSM ; złożony programowalny układ elektroniczny ; CPLD ; optymalizacja logiczna ; bufor trójstanowy

FSM ; Complex Programmable Logic Device ; CPLD ; logic optimization ; three-state buffer

13/27
Nr opisu: 0000048272
A novel non-disjunctive method for decomposition of CPLDs.
[Aut.]: Adam Opara, Dariusz Kania.
-Kwart. Elektron. Telekom. 2009 t. 55 z. 1, s. 95-111, bibliogr. 21 poz.

odwzorowanie technologiczne ; dekompozycja ; CPLD ; BDD

technology mapping ; decomposition ; CPLD ; BDD

14/27
Nr opisu: 0000051799
Logic synthesis dedicated for CPLD circuits.
[Aut.]: Dariusz Kania, Adam Milik, Józef Kulisz, Adam Opara, Robert Czerwiński.
-Kwart. Elektron. Telekom. 2009 t. 55 z. 2, s. 287-315, bibliogr. 67 poz.

synteza logiczna ; CPLD ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; CPLD ; decomposition ; technology mapping

15/27
Nr opisu: 0000058539   
Metoda syntezy logicznej ukierunkowana na wykorzystanie elementu XOR.
[Aut.]: Ł. Ławrocki, Robert Czerwiński.
-Pomiary Autom. Kontr. 2009 vol. 55 nr 8, s. 636-638, bibliogr. 8 poz.

układ programowalny ; CPLD ; programowalna matryca logiczna ; XOR ; synteza logiczna ; dekompozycja

programmable device ; CPLD ; Programmable Array Logic ; XOR ; logic synthesis ; decomposition

16/27
Nr opisu: 0000047556   
Modelowanie automatów synchronicznych w języku VHDL pod kątem efektywnego wykorzystania niezależnych narzędzi syntezy.
[Aut.]: Robert Czerwiński, Józef Kulisz.
-Elektronika 2009 R. 50 nr 2, s. 77-82, bibliogr. 8 poz.

projektowanie układów cyfrowych ; CPLD ; automat sekwencyjny ; VHDL ; kodowanie stanów

digital circuit design ; CPLD ; finite state machine ; VHDL ; state assignment

17/27
Nr opisu: 0000056461   
Synthesis of finite state machines for CPLDs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Int. J. Appl. Math. Comput. Sci. 2009 vol. 19 nr 4, s. 647-659, bibliogr.. Impact Factor 0.684

złożony programowalny układ elektroniczny ; CPLD ; synteza logiczna ; FSM ; kodowanie stanów ; optymalizacja logiczna

Complex Programmable Logic Device ; CPLD ; logic synthesis ; FSM ; state assignment ; logic optimization

18/27
Nr opisu: 0000049861   
Wykorzystanie elementu XOR w syntezie logicznej przeznaczonej dla programowalnych struktur CPLD typu PAL.
[Aut.]: W. Grabiec, Dariusz Kania.
-Elektronika 2009 R. 50 nr 6, s. 82-86, bibliogr. 5 poz.

synteza logiczna ; CPLD ; bramka XOR ; dekompozycja kolumnowa

logic synthesis ; CPLD ; XOR gate ; column decomposition

19/27
Nr opisu: 0000042016   
Dekompozycyjne metody syntezy przeznaczone do układów CPLD.
[Aut.]: Dariusz Kania, Adam Milik, Adam Opara.
-Elektronika 2008 R. 49 nr 10, s. 93-100, bibliogr. 19 poz.

synteza logiczna ; CPLD ; dekompozycja

logic synthesis ; CPLD ; decomposition

20/27
Nr opisu: 0000038050   
Kodowanie stanów samokorekcyjnych układów sekwencyjnych.
[Aut.]: Dariusz Kania, Robert Czerwiński.
-Elektronika 2008 R. 49 nr 5, s. 107-111, bibliogr. 10 poz.

układ programowalny ; kodowanie stanów ; CPLD ; FPGA ; układ sekwencyjny ; układ samokorekcyjny

programmable device ; state assignment ; CPLD ; FPGA ; sequential circuit ; self-correcting circuit

21/27
Nr opisu: 0000029353   
Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Pomiary Autom. Kontr. 2007 nr 7, s. 45-47, bibliogr. 8 poz.

automat sekwencyjny ; FSM ; kodowanie stanów ; CPLD ; VHDL

finite state machine ; FSM ; state assignment ; CPLD ; VHDL

22/27
Nr opisu: 0000025349   
Układy Max II - nowe spojrzenie na architekturę struktur CPLD.
[Aut.]: W. Grabiec, Dariusz Kania.
-Elektronika 2007 R. 48 nr 3, s. 42-46, bibliogr. 11 poz.

CPLD ; układ MAX II ; układ cyfrowy ; FPGA ; interfejs JTAG

CPLD ; MAX II circuit ; digital circuit ; FPGA ; JTAG interface

23/27
Nr opisu: 0000023425   
FSMs state encoding targeting at logic level minimization.
[Aut.]: Robert Czerwiński, Dariusz Kania, Józef Kulisz.
-Bull. Pol. Acad. Sci., Tech. Sci. 2006 vol. 54 no. 4, s. 479-487, bibliogr. 17 poz.

kodowanie stanów ; automat skończony ; FSM ; programowalna matryca logiczna ; złożony programowalny układ elektroniczny ; CPLD

state assignment ; finite state machine ; FSM ; Programmable Array Logic ; Complex Programmable Logic Device ; CPLD

24/27
Nr opisu: 0000022618
Kodowanie stanów: minimalizacja liczby warstw z przekodowaniem.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: V Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 12-14 czerwca 2006 r.. Warszawa : Wydaw. Czasopism i Książek Technicznych SIGMA-NOT, 2006, s. 26-28, bibliogr. 10 poz. (Elektronika ; R. 47, nr 11 0033-2089)

kodowanie stanów ; układ synchroniczny ; układ sekwencyjny ; pal ; CPLD

state assignment ; synchronous circuit ; sequential circuit ; PAL ; CPLD

25/27
Nr opisu: 0000013741
Metoda wyznaczania złożoności kolumnowej przeznaczona dla struktur matrycowych.
[Aut.]: Dariusz Kania.
-Arch. Informat. Teor. Stosow. 2005 t. 17 z. 1, s. 65-76, bibliogr. 29 poz.

synteza logiczna ; dekompozycja ; CPLD

logic synthesis ; decomposition ; CPLD

26/27
Nr opisu: 0000126389   
Tools and technologies for designing control systems using programmable logic devices.
[Aut.]: Adam Milik, M. Dykierek.
W: Proceedings of the 16th IFAC World Congress, Prague, Czech Republic, July 3-8, 2005. Oxford : Elsevier, 2005, s. 38-43, bibliogr. 16 poz. (IFAC Proceedings Volumes ; vol. 38, iss. 1 1474-6670)

układ logiki programowalnej ; PLD ; bezpośrednio programowalna macierz bramek ; FPGA ; złożony programowalny układ elektroniczny ; CPLD ; VHDL ; Verilog

programmable logic device ; PLD ; Field Programmable Gate Array ; FPGA ; Complex Programmable Logic Device ; CPLD ; VHDL ; Verilog

27/27
Nr opisu: 0000007707
Practical realization of fuzzy controller.
[Aut.]: Tomasz* Biskup, M. Fraś.
-Zesz. Nauk. PŚl., Elektr. 2003 z. 187, s. 7-15, bibliogr. 5 poz.

regulator rozmyty ; mikrokontroler ; CPLD

fuzzy logic controller ; microcontroller ; CPLD

stosując format:
Nowe wyszukiwanie