Wynik wyszukiwania
Zapytanie: KANIA DARIUSZ
Liczba odnalezionych rekordów: 163



Przejście do opcji zmiany formatu | Wyświetlenie wyników w wersji do druku | Pobranie pliku do edytora | Przesłanie wyników do modułu analizy | excel | Nowe wyszukiwanie
1/163
Nr opisu: 0000131549   
A key-finding algorithm based on music signature.
[Aut.]: Dariusz Kania, P. Kania.
-Arch. Acoust. 2019 vol. 44 no. 3, s. 447-457, bibliogr. 48 poz.. Impact Factor 0.899. Punktacja MNiSW 40.000

przetwarzanie informacji muzycznych ; komputerowa percepcja muzyki ; pozyskiwanie danych muzycznych ; wizualizacja muzyki

music information retrieval ; computational music cognition ; music data mining ; music visualisation

2/163
Nr opisu: 0000128909   
A technology mapping of FSMs based on a graph of excitations and outputs.
[Aut.]: Marcin Kubica, Dariusz Kania, Józef Kulisz.
-IEEE Access 2019 vol. 7, s. 16123-16131, bibliogr. 35 poz.. Impact Factor 4.098. Punktacja MNiSW 100.000

CPLD ; FSM ; optymalizacja wielopoziomowa ; mapowanie technologii

CPLD ; FSM ; multi-level optimization ; technology mapping

3/163
Nr opisu: 0000130863   
Algorytmiczna metoda określania tonacji utworu muzycznego.
[Aut.]: Konstantnos Kokkinopoulos, P. Kania, Dariusz Kania.
-Prz. Elektrot. 2019 R. 95 nr 8, s. 164-167, bibliogr. 15 poz.. Punktacja MNiSW 20.000

wyszukiwanie informacji muzycznej ; wyszukiwanie tonacji ; komputerowa analiza muzyki ; klasyfikacja stylu muzycznego

music information retrieval ; tonal analysis ; computational music cognition ; music genre classification

4/163
Nr opisu: 0000128964   
Methods of improving time efficiency of decomposition dedicated at FPGA structures and using BDD in the process of cyber-physical synthesis.
[Aut.]: Adam Opara, Marcin Kubica, Dariusz Kania.
-IEEE Access 2019 vol. 7, s. 20619-20631, bibliogr. 38 poz.. Impact Factor 4.098. Punktacja MNiSW 100.000

BDD ; synteza cyber-fizyczny ; rozkład ; synteza logiczna ; efektywność czasowa

BDD ; cyber-physical synthesis ; decomposition ; logic synthesis ; time efficiency

5/163
Nr opisu: 0000129164   
Postural symmetry evaluation based on the analysis of temporary and average CoP displacements registered during the follow-up posturography.
[Aut.]: Tomasz Łukaszewicz, Dariusz Kania, Zenon Kidoń, K. Pethe-Kania.
-IEEE Access 2019 vol. 7, s. 26402-26410, bibliogr. 21 poz.. Impact Factor 4.098. Punktacja MNiSW 100.000

ocena symetrii postawy ; posturografia ; stabilografia nadążna ; przetwarzanie sygnałów biomedycznych ; całkowita alloplastyka stawu biodrowego

postural symmetry evaluation ; posturography ; follow-up posturography ; biomedical signal processing ; total hip arthroplasty

6/163
Nr opisu: 0000128750   
Sprzętowa implementacja dekodera LDPC w strukturze FPGA.
[Aut.]: Mateusz Kuc, Wojciech Sułek, Dariusz Kania.
-Prz. Elektrot. 2019 R. 95 nr 3, s. 58-62, bibliogr. 18 poz.. Punktacja MNiSW 20.000

kod LDPC ; FPGA ; Min-Sun ; implementacja sprzętowa

LPDC ; FPGA ; Min-Sum ; hardware implementation

7/163
Nr opisu: 0000127792
A preface for symposium no 12 "Logic Synthesis and Control Systems".
[Aut.]: Robert Czerwiński, Dariusz Kania, Józef Kulisz, R. Wiśniewski, G. Bazydło.
W: International Conference of Computational Methods in Sciences and Engineering 2018 (ICCMSE 2018), Thessaloniki, Greece, 14-18 March 2018. Eds. Theodore E. Simos, Zacharoula Kalogiratou and Theodore Monovasilis. Melville : American Institute of Physics, 2018, art. no. 080001 (AIP Conference Proceedings ; vol. 2040 0094-243X)

8/163
Nr opisu: 0000122806   
Finał konkursu "Elektronika, by żyło się łatwiej".
[Aut.]: Dariusz Kania.
-Biul. Pol. Śl. 2018 nr 2, s. 48-49

konkurs ; szkoła ponadgimnazjalna ; Wydział Automatyki, Elektroniki i Informatyki

competition ; secondary school ; Faculty of Automatic Control, Electronics and Computer Science

9/163
Nr opisu: 0000127790
Logic synthesis of low power FSM for LUT-based FPGA.
[Aut.]: Marcin Kubica, K. Kajstura, Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering 2018 (ICCMSE 2018), Thessaloniki, Greece, 14-18 March 2018. Eds. Theodore E. Simos, Zacharoula Kalogiratou and Theodore Monovasilis. Melville : American Institute of Physics, 2018, art. no. 080009, bibliogr. 16 poz. (AIP Conference Proceedings ; vol. 2040 0094-243X)

FSM ; projektowanie energooszczędne ; układ sekwencyjny ; kodowanie stanów ; odwzorowanie technologiczne

FSM ; low power design ; sequential circuit ; state assignment ; technology mapping

10/163
Nr opisu: 0000119893
Low power synthesis of finite state machines - state assignment decomposition algorithm.
[Aut.]: K. Kajstura, Dariusz Kania.
-J. Circuits, Syst. Comput. 2018 vol. 23 no. 3, art. 1850041 s. 1-14. Impact Factor 0.939. Punktacja MNiSW 15.000

niski układ zasilania ; kodowanie stanów ; układ sekwencyjny

low power design ; state assignment ; sequential circuit

11/163
Nr opisu: 0000125071   
Stabilograficzne metody oceny symetrii postawy. Rozprawa doktorska.
[Aut.]: Tomasz Łukaszewicz.
Gliwice, 2018, 133 k., bibliogr. 128 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: prof. dr hab. inż. Dariusz Kania, dr inż. Zenon Kidoń

anatomia ; stabilografia ; symetria postawy ; układ mięśniowo-szkieletowy ; wada postawy

anatomy ; stabilography ; postural symmetry ; musculoskeletal system ; faulty posture

12/163
Nr opisu: 0000122245   
Strategy of logic synthesis using MTBDD dedicated to FPGA.
[Aut.]: Adam Opara, Marcin Kubica, Dariusz Kania.
-Integration 2018 vol. 62, s. 142-158, bibliogr. 51 poz.. Impact Factor 1.150. Punktacja MNiSW 20.000

dekompozycja ; MTBDD ; mapowanie technologii ; FPGA

decomposition ; MTBDD ; technology mapping ; FPGA

13/163
Nr opisu: 0000122498   
Sygnatura utworu w procesie reprezentacji i analizy treści utworu muzycznego.
[Aut.]: P. Kania, Dariusz Kania.
-Prz. Elektrot. 2018 R. 94 nr 4, s. 196-199, bibliogr. 16 poz.. Punktacja MNiSW 14.000

wizualizacja muzyki ; wyszukiwanie informacji muzycznej ; komputerowa analiza muzyki ; klasyfikacja stylu muzycznego

music visualization ; music information retrieval ; computational music cognition ; music genre classification

14/163
Nr opisu: 0000125325   
Technology mapping of multi-output function into LUT-based FPGA.
[Aut.]: Marcin Kubica, Adam Milik, Dariusz Kania.
W: 15th IFAC Conference on Programmable Devices and Embedded Systems. PDeS 2018, Ostrava, Czech Republic, 23-25 May 2018. Ed. by Zdenek Slanina. Amsterdam : Elsevier, 2018, s. 107-112, bibliogr. 24 poz. (IFAC-PapersOnLine ; vol. 51, iss. 6 2405-8963)

FPGA ; SMTBDD ; układ kombinacyjny ; dekompozycja ; synteza logiczna

FPGA ; SMTBDD ; combinational circuit ; decomposition ; logic synthesis

15/163
Nr opisu: 0000120880
A preface for Symposium No 29 "Logic Synthesis and Control Systems".
[Aut.]: Dariusz Kania, Józef Kulisz, R. Wiśniewski, G. Bazydło.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120001 (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X)

16/163
Nr opisu: 0000120862
A technology mapping based on graph of excitations and outputs for finite state machines.
[Aut.]: Dariusz Kania, Józef Kulisz.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120006, bibliogr. 13 poz. (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X)

FSM ; synteza logiczna ; partycjonowanie ; PLD ; odwzorowanie technologiczne

FSM ; logic synthesis ; partitioning ; PLD ; technology mapping

17/163
Nr opisu: 0000116296   
Area-oriented technology mapping for LUT-based logic blocks.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Int. J. Appl. Math. Comput. Sci. 2017 vol. 27 iss. 1, s. 207-222, bibliogr.. Impact Factor 1.694. Punktacja MNiSW 25.000

SMTBDD ; FPGA ; synteza ; dekompozycja

SMTBDD ; FPGA ; synthesis ; decomposition

18/163
Nr opisu: 0000117808   
Decomposition of multi-output functions oriented to configurability of logic blocks.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Bull. Pol. Acad. Sci., Tech. Sci. 2017 vol. 65 no. 3, s. 317-331, bibliogr. 49 poz.. Impact Factor 1.361. Punktacja MNiSW 25.000

BDD ; dekompozycja ; synteza logiczna ; odwzorowanie technologiczne

BDD ; decomposition ; logic synthesis ; technology mapping

19/163
Nr opisu: 0000120868
FPGA implementation of bit controller in double-tick architecture.
[Aut.]: Michał Kobyłecki, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120008, bibliogr. 9 poz. (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X)

FPGA ; implementacja sprzętu komputerowego ; sterownik logiczny ; synteza logiczna ; PLC ; logika programowalna

FPGA ; hardware implementation ; logic controller ; logic synthesis ; PLC ; programmable logic

20/163
Nr opisu: 0000117445   
Logic synthesis for FPGAs based on cutting of BDD.
[Aut.]: Marcin Kubica, Adam Opara, Dariusz Kania.
-Microprocess. Microsyst. 2017 vol. 52, s. 173-187, bibliogr. 50 poz.. Impact Factor 1.049. Punktacja MNiSW 20.000

BDD ; dekompozycja ; synteza logiczna ; odwzorowanie technologiczne

BDD ; decomposition ; logic synthesis ; technology mapping

21/163
Nr opisu: 0000120879
Synthesis of energy-efficient FSMs implemented in PLD circuits.
[Aut.]: R. Nawrot, Józef Kulisz, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2017, Thessaloniki, Greece, 21-25 April 2017. Eds. T. E. Simos, T. Monovasilis, Z. Kalogiratou. Melville : American Institute of Physics, 2017, art. no. 120003, bibliogr. 16 poz. (AIP Conference Proceedings ; vol. 1906, iss. 1 0094-243X)

automat skończony ; niski układ zasilania ; PLD ; pobór mocy ; układ synchroniczny

finite state machine ; low power circuit ; PLD ; power dissipation ; synchronous circuit

22/163
Nr opisu: 0000115229   
The follow-up posturography in rehabilitation after total hip arthroplasty.
[Aut.]: K. Pethe-Kania, J. Opara, Dariusz Kania, Zenon Kidoń, Tomasz Łukaszewicz.
-Acta Bioeng. Biomech. 2017 vol. 19 no. 1, s. 98-104, bibliogr. 16 poz.. Impact Factor 0.964. Punktacja MNiSW 15.000

rehabilitacja ; kontrola postawy ; stabilografia ; symetria postawy ; stabilografia nadążna

rehabilitation ; postural control ; posturography ; postural symmetry ; follow-up posturography

23/163
Nr opisu: 0000112477   
Binary tree-based low power state assignment algorithm.
[Aut.]: K. Kajstura, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016, 030007-1-030007-4, bibliogr. 10 poz. (AIP Conference Proceedings ; vol. 1790 0094-243X)

FSM ; kodowanie stanów ; niski układ zasilania ; układ sekwencyjny

FSM ; state assignment ; low power design ; sequential circuit

24/163
Nr opisu: 0000112474   
Decomposition time effectiveness for various synthesis strategies dedicated to FPGA structures.
[Aut.]: Marcin Kubica, Dariusz Kania, Adam Opara.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016, 030005-1-030005-4, bibliogr. 11 poz. (AIP Conference Proceedings ; vol. 1790 0094-243X)

synteza logiczna ; dekompozycja ; partycjonowanie ; FPGA

logic synthesis ; decomposition ; partitioning ; FPGA

25/163
Nr opisu: 0000112464   
Double-tick realization of binary control program.
[Aut.]: M. Kobylecki, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2016, Athens, Greece, 17-20 March 2016. Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016, 030009-1-030009-4, bibliogr. 9 poz. (AIP Conference Proceedings ; vol. 1790, iss. 1 0094-243X)

sterownik logiczny ; PLC ; logika programowalna ; FPGA

logic controller ; PLC ; programmable logic ; FPGA

26/163
Nr opisu: 0000110823   
Postural symmetry evaluation using wavelet correlation coefficients calculated for the follow-up posturographic trajectories.
[Aut.]: T. Łukaszewicz, Zenon Kidoń, Dariusz Kania, K. Pethe-Kania.
-Elektron. Elektrotech. 2016 vol. 22 iss. 5, s. 84-88, bibliogr. 11 poz.. Impact Factor 0.859. Punktacja MNiSW 15.000

korelacja ; dyskretna transformata falkowa ; stabilografia nadążna ; ocena symetrii postawy

correlation ; discrete wavelet transform ; follow-up posturography ; postural symmetry evaluation

27/163
Nr opisu: 0000106545   
SMTBDD. New form of BDD for logic synthesis.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Int. J. Electron. Telecommun. 2016 vol. 62 no. 1, s. 33-41, bibliogr. 26 poz.. Punktacja MNiSW 15.000

synteza logiczna ; SMTBDD ; dekompozycja ; odwzorowanie technologiczne ; FPGA ; układ cyfrowy

logic synthesis ; SMTBDD ; decomposition ; technology mapping ; FPGA ; digital circuit

28/163
Nr opisu: 0000106853   
State assignment and optimization of ultra-high-speed FSMs utilizing tristate buffers.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-ACM Trans. Des. Autom. Electron. Syst. 2016 vol. 22 iss. 1, art. no. 3 s. 1-25, bibliogr. 36 poz.. Impact Factor 0.850. Punktacja MNiSW 20.000

synteza logiczna ; kodowanie stanów ; automat skończony ; optymalizacja logiczna ; odwzorowanie technologiczne ; binarne drzewo decyzyjne

logic synthesis ; state assignment ; finite state machine ; logic optimization ; technology mapping ; binary decision tree ; tristate buffer

29/163
Nr opisu: 0000112465   
Synthesis of energy-efficient counters implemented in PLD circuits.
[Aut.]: Józef Kulisz, R. Nawrot, Dariusz Kania.
W: Proceedings of the International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2016, Athens, Greece, 17-20 March 2016. $Eds. Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2016, 030006-1-030006-4, bibliogr. 17 poz. (AIP Conference Proceedings ; vol. 1790 0094-243X)

obwód niskiego zasilania ; pobór mocy ; układ synchroniczny ; automat skończony ; PLD

low power circuit ; power dissipation ; synchronous circuit ; finite state machine ; PLD

30/163
Nr opisu: 0000102623   
Dekompozycja kolumnowa zespołu funkcji opisanego za pomocą MTBDD ukierunkowana na użycia elementu XOR.
[Aut.]: M. Białas, Dariusz Kania.
-Elektronika 2015 R. 56 nr 10, s. 89-94, bibliogr. 8 poz.. Punktacja MNiSW 8.000

dekompozycja kolumnowa ; MTBDD ; XOR ; CPLD

column decomposition ; MTBDD ; XOR ; CPLD

31/163
Nr opisu: 0000099501   
Kodowanie stanów energooszczędnych automatów sekwencyjnych wykorzystujące algorytm Kernighana-Lina.
[Aut.]: K. Kajstura, Dariusz Kania.
-Prz. Elektrot. 2015 R. 91 nr 5, s. 155-158, bibliogr. 14 poz.. Punktacja MNiSW 14.000

pobór mocy ; kodowanie stanów ; układ synchroniczny ; automat skończony

power dissipation ; state assignment ; synchronous circuit ; finite state machine

32/163
Nr opisu: 0000098420   
Logic decomposition for PAL-based CPLDs.
[Aut.]: Dariusz Kania.
-J. Circuits, Syst. Comput. 2015 vol. 24 iss. 3, art. nr 1550042 s. 1-27, bibliogr. 25 poz.. Impact Factor 0.308. Punktacja MNiSW 15.000

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne ; dopasowanie ; struktura matrycowa typu PAL

logic synthesis ; decomposition ; technology mapping ; fitting ; PAL-based CPLD

33/163
Nr opisu: 0000106847   
Logic synthesis strategy based on BDD decomposition and PAL-oriented optimization.
[Aut.]: Adam Opara, Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060002 s. 1-4, bibliogr. 12 poz. (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

binarny diagram decyzyjny ; CPLD ; dekompozycja ; synteza logiczna ; partycjonowanie ; odwzorowanie technologiczne

binary decision diagram ; CPLD ; decomposition ; logic synthesis ; partitioning ; technology mapping

34/163
Nr opisu: 0000104762   
Posturographic methods for body posture symmetry assessment.
[Aut.]: T. Łukaszewicz, Dariusz Kania, Zenon Kidoń, K. Pethe-Kania.
-Bull. Pol. Acad. Sci., Tech. Sci. 2015 vol. 63 no. 4, s. 907-917, bibliogr. 20 poz.. Impact Factor 1.087. Punktacja MNiSW 25.000

stabilografia ; stabilografia nadążna ; ocena symetrii postawy ; przetwarzanie sygnałów biomedycznych

posturography ; follow-up posturography ; postural symmetry assessment ; biomedical signal processing

35/163
Nr opisu: 0000106849   
Preface of the "Symposium on Logic Synthesis for Programmable Logic Devices".
[Aut.]: Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060001 s. 1 (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

36/163
Nr opisu: 0000100837
SMTBDD: new concept of graph for function decomposition.
[Aut.]: Marcin Kubica, Dariusz Kania.
W: [13th] IFAC Conference on Programmable Devices and Embedded Systems. PDeS 2015, Cracow, May 13th - 14th, 2015. Preprints. [B.m.] : [b.w.], 2015, s. 61-66, bibliogr. 13 poz.
Toż na CD-ROM

synteza logiczna ; SMTBDD ; rozkład ; FPGA ; układ cyfrowy

logic synthesis ; SMTBDD ; decomposition ; FPGA ; digital circuit

37/163
Nr opisu: 0000104489   
SMTBDD: New concept of graph for function decomposition.
[Aut.]: Marcin Kubica, Dariusz Kania.
-IFAC-PapersOnLine 2015 vol. 48 iss. 4, s. 49-54, bibliogr. 13 poz.
Referat wygłoszony na: 13th IFAC and IEEE Conference on Programmable Devices and Embedded Systems - PDES 2015. Punktacja MNiSW 5.000

synteza logiczna ; MTBDD ; rozkład ; FPGA ; układ cyfrowy

logic synthesis ; SMTBDD ; decomposition ; FPGA ; digital circuit

38/163
Nr opisu: 0000106848   
Technology mapping based on modified graph of outputs.
[Aut.]: Dariusz Kania, Marcin Kubica.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE 2015, Athens, Greece, 20-23 March 2015. Eds.: Theodore E. Simos, Zacharoula Kalogiratou, Theodore Monovasilis. Melville : American Institute of Physics, 2015, art. no. 060003 s. 1-4, bibliogr. 13 poz. (AIP Conference Proceedings ; vol. 1702, iss. 1 0094-243X)

dekompozycja ; synteza logiczna ; partycjonowanie ; PLD ; odwzorowanie technologiczne

decomposition ; logic synthesis ; partitioning ; PLD ; technology mapping

39/163
Nr opisu: 0000096436
A technology mapping of Boolean functions for CPLDs.
[Aut.]: Dariusz Kania.
W: International Conference of Computational Methods in Sciences and Engineering. ICCMSE'2014, Athens, Greece, 04-07 April 2014. Eds. T. E. Simos, Z. Kalogiratou, T. Monovasilis. Melville : American Institute of Physics, 2014, s. 142-145 (AIP Conference Proceedings ; vol. 1618 0094-243X)

odwzorowanie technologiczne ; synteza logiczna ; dekompozycja ; partycjonowanie ; PLD

technology mapping ; logic synthesis ; decomposition ; partitioning ; PLD

40/163
Nr opisu: 0000089674   
Asynchroniczna wymiana danych w układzie GALS ukierunkowana na minimalizację poboru mocy.
[Aut.]: D. Modrzyk, Dariusz Kania.
-Prz. Elektrot. 2014 R. 90 nr 2, s. 132-137, bibliogr. 25 poz.. Punktacja MNiSW 14.000

interfejs asynchroniczny ; GALS ; bramkowanie zegara ; kompresja wideo

asynchronous interface ; GALS ; clock gating ; video compression

41/163
Nr opisu: 0000093239   
Dwutaktowa realizacja sterowania bitowego.
[Aut.]: M. Kobylecki, Dariusz Kania.
-Prz. Elektrot. 2014 R. 90 nr 9, s. 240-245, bibliogr. 11 poz.. Punktacja MNiSW 14.000

logika programowalna ; realizacja równoległa ; sterownik programowalny ; operacja bitowa

programmable logic ; parallel implementation ; programmable controller ; bit operation

42/163
Nr opisu: 0000090016   
Ocena efektywności dopasowania technologicznego dla struktur FPGA.
[Aut.]: Marcin Kubica, Dariusz Kania, Adam Opara.
-Elektronika 2014 R. 55 nr 2, s. 59-62, bibliogr. 13 poz.. Punktacja MNiSW 8.000

FPGA ; dekompozycja ; dopasowanie technologiczne

FPGA ; decomposition ; technological mapping

43/163
Nr opisu: 0000089582   
Ocena symetrii postawy w teście stabilografii nadążnej.
[Aut.]: T. Łukaszewicz, Dariusz Kania, Zenon Kidoń, K. Pethe-Kania.
-Elektronika 2014 R. 55 nr 1, s. 51-54, bibliogr. 17 poz.. Punktacja MNiSW 8.000

stabilografia ; stabilografia nadążna ; platforma stabilograficzna ; endoprotezoplastyka ; symetria postawy

posturography ; follow-up posturography ; stabilographic platform ; arthroplasty ; postural symmetry

44/163
Nr opisu: 0000088653   
Dekompozycja wielokrotna z wykorzystaniem SMTBDD.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Elektronika 2013 R. 54 nr 11, s. 83-87, bibliogr. 13 poz.. Punktacja MNiSW 8.000

dekompozycja wielokrotna ; diagram decyzyjny ; BDD ; SMTBDD

multiple decomposition ; decision diagram ; BDD ; SMTBDD

45/163
Nr opisu: 0000081174
Finite state machine logic synthesis for complex programmable logic devices.
[Aut.]: Robert Czerwiński, Dariusz Kania.
Berlin : Springer, 2013, XVI, 172 s.
(Lecture Notes in Electrical Engineering ; vol. 231 1876-1100)

CPLD ; FSM ; automat sekwencyjny ; optymalizacja logiczna ; synteza logiczna ; kodowanie stanów

CPLD ; FSM ; finite state machine ; logic optimization ; logic synthesis ; state assignment ; technology mapping

46/163
Nr opisu: 0000086201   
Ocena symetrii postawy z wykorzystaniem miar stopnia symetrii bilateralnej i obrotowej trajektorii stabilograficznej.
[Aut.]: T. Łukaszewicz, Zenon Kidoń, Dariusz Kania, K. Pethe-Kania.
-Prz. Elektrot. 2013 R. 89 nr 7, s. 197-201, bibliogr. 12 poz.. Punktacja MNiSW 14.000

symetria postawy ; stabilografia nadążna ; analiza sygnałów biomedycznych ; przetwarzanie sygnałów ; endoprotezoplastyka ; rehabilitacja ; symetria bilateralna

postural symmetry ; follow-up posturography ; biomedical signal analysis ; signal processing ; arthroplasty ; rehabilitation ; bilateral symmetry

47/163
Nr opisu: 0000113731   
Stabilografia nadążna w procesie przywracania symetrii postawy.
[Aut.]: Zenon Kidoń, Dariusz Kania, K. Pethe-Kania.
-Prz. Elektrot. 2013 R. 89 nr 8, s. 87-93, bibliogr. 13 poz.. Punktacja MNiSW 14.000

stabilografia ; posturografia ; platforma stabilograficzna ; trajektoria stabilograficzna ; biologiczne sprzężenie zwrotne

stabilography ; posturography ; stabilographic platform ; stabilographic trajectory ; biofeedback

48/163
Nr opisu: 0000088981   
Strategia dekompozycji ukierunkowana na minimalizację warstw logicznych.
[Aut.]: Marcin Kubica, Dariusz Kania, Adam Opara.
-Elektronika 2013 R. 54 nr 12, s. 96-99, bibliogr. 10 poz.. Punktacja MNiSW 8.000

dekompozycja ; BDD ; synteza logiczna ; PLD

decomposition ; BDD ; logic synthesis ; PLD

49/163
Nr opisu: 0000071061   
Analiza efektywności czasowej metod dekompozycji.
[Aut.]: Adam Opara, Dariusz Kania, Marcin Kubica.
-Elektronika 2012 R. 53 nr 4, s. 57-59, bibliogr. 11 poz.. Punktacja MNiSW 6.000

dekompozycja ; binarny diagram decyzyjny ; system Decomp ; system dekBDD ; czas dekompozycji

decomposition ; binary decision diagram ; Decomp system ; dekBDD system ; decomposition time

50/163
Nr opisu: 0000071035   
Area and speed oriented synthesis of FSMs for PAL-based CPLDs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Microprocess. Microsyst. 2012 vol. 36 iss. 1, s. 45-61, bibliogr. 51 poz.. Impact Factor 0.549. Punktacja MNiSW 20.000

synteza logiczna ; FSM ; kodowanie stanów ; optymalizacja logiczna ; CPLD

logic synthesis ; FSM ; state assignment ; logic optimization ; CPLD

51/163
Nr opisu: 0000070101   
BDD z atrybutem negacji w syntezie ukierunkowanej na elementy XOR.
[Aut.]: Dariusz Kania, Adam Opara.
-Elektronika 2012 R. 53 nr 2, s. 82-85, bibliogr. 11 poz.. Punktacja MNiSW 6.000

synteza logiczna ; odwzorowanie technologiczne ; BDD ; CPLD

logic synthesis ; technology mapping ; BDD ; CPLD

52/163
Nr opisu: 0000070469   
Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania.
-Pomiary Autom. Kontr. 2012 vol. 58 nr 1, s. 88-92, bibliogr. 9 poz.. Punktacja MNiSW 7.000

programowalny sterownik logiczny ; PLC ; FPGA ; układ logiki programowalnej ; schemat drabinkowy

programmable logic controller ; PLC ; FPGA ; programmable logic device ; ladder diagram

53/163
Nr opisu: 0000076095
Sprzętowa realizacja programu sterowania w strukturach FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania.
-Prz. Elektrot. 2012 R. 88 nr 12a, s. 95-100, bibliogr. 17 poz.. Punktacja MNiSW 15.000

programowalny sterownik logiczny ; schemat drabinkowy ; układ logiki programowalnej ; FPGA

programmable logic controller ; ladder diagram ; programmable logic device ; FPGA

54/163
Nr opisu: 0000084032   
Układy logiki programowalnej. Podstawy syntezy i sposoby odwzorowania technologicznego.
[Aut.]: Dariusz Kania.
Warszawa : Wydaw. Naukowe PWN, 2012, 220 s., bibliogr.

logika ; synteza logiczna ; układ programowalny ; układ cyfrowy ; SPLD ; CPLD ; FPGA

logic ; logic synthesis ; programmable device ; digital circuit ; SPLD ; CPLD ; FPGA

55/163
Nr opisu: 0000071522   
Dekompozycyjna metoda kodowania stanów wewnętrznych automatu skończonego ukierunkowana na minimalizację mocy.
[Aut.]: K. Kajstura, Dariusz Kania.
-Prz. Elektrot. 2011 R. 87 nr 6, s. 146-149, bibliogr. 12 poz.. Impact Factor 0.244. Punktacja MNiSW 15.000

pobór mocy ; kodowanie stanów ; automat skończony

power dissipation ; state assignment ; finite state machine

56/163
Nr opisu: 0000084028   
Efficient technology mapping method for PAL-based devices.
[Aut.]: Dariusz Kania.
W: Design of digital systems and devices. Eds: M. Adamski, A. Barkalov, M. Węgrzyn. Berlin : Springer, 2011, s. 145-163, bibliogr. 26 poz. (Lecture Notes in Electrical Engineering ; vol. 79 1876-1100)

57/163
Nr opisu: 0000063999   
Metoda dekompozycji ukierunkowana na elementy XOR.
[Aut.]: Ł. Ławrocki, Dariusz Kania.
-Elektronika 2011 R. 52 nr 2, s. 174-180, bibliogr. 14 poz.. Punktacja MNiSW 6.000

dekompozycja kolumnowa ; bramka XOR ; układ CPLD ; układ PAL

column decomposition ; XOR gate ; CPLD structure ; PAL structure

58/163
Nr opisu: 0000065644   
Modyfikacja grafu wyjść poprawiająca efektywność wykorzystania iloczynów w strukturze programowalnej.
[Aut.]: Marcin Kubica, Wojciech Sułek, Dariusz Kania.
-Elektronika 2011 R. 52 nr 4, s. 122-125, bibliogr. 4 poz.. Punktacja MNiSW 6.000

synteza logiczna ; układ CPLD ; graf wyjść

logic synthesis ; CPLD structure ; Complex Programmable Logic Device (CPLD) ; graph's node

59/163
Nr opisu: 0000071705   
State minimization by means of incompatibility graph coloring.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Elektronika 2011 R. 52 nr 3, s. 160-162, bibliogr. 6 poz.. Punktacja MNiSW 6.000

automat sekwencyjny ; minimalizacja liczby stanów ; kolorowanie grafów

finite state machine ; state minimization ; graph coloring

60/163
Nr opisu: 0000068105   
Synteza logiczna zespołu funkcji ukierunkowana na minimalizację liczby wykorzystywanych bloków logicznych PAL w oparciu o zmodyfikowany graf wyjść.
[Aut.]: Marcin Kubica, Dariusz Kania.
-Pomiary Autom. Kontr. 2011 vol. 57 nr 7, s. 737-740, bibliogr. 10 poz.. Punktacja MNiSW 7.000

synteza logiczna ; graf wyjść ; układ CPLD

logic synthesis ; graph's nodes ; CPLD structure

61/163
Nr opisu: 0000068350   
Wykorzystanie dwupoziomowej optymalizacji do poprawy wyników syntezy z wykorzystaniem BDD.
[Aut.]: Adam Opara, Dariusz Kania.
-Pomiary Autom. Kontr. 2011 vol. 57 nr 8, s. 864-867, bibliogr. 14 poz.. Punktacja MNiSW 7.000

synteza logiczna ; binarny diagram decyzyjny ; dekompozycja ; układ CPLD

logic synthesis ; binary decision diagram ; decomposition ; CPLD structure

62/163
Nr opisu: 0000058572   
Algorytm kodowania stanów wewnętrznych automatu skończonego minimalizujący pobór mocy.
[Aut.]: K. Kajstura, Dariusz Kania, I. Kurytnik.
-Pomiary Autom. Kontr. 2010 vol. 56 nr 8, s. 987-989, bibliogr. 12 poz.

kodowanie stanów ; pobór mocy ; automat skończony

state assignment ; power dissipation ; finite state machine

63/163
Nr opisu: 0000063462   
Decomposition-based logic synthesis for PAL-based CPLDs.
[Aut.]: Adam Opara, Dariusz Kania.
-Int. J. Appl. Math. Comput. Sci. 2010 vol. 20 no. 2, s. 367-384, bibliogr. 32 poz.. Impact Factor 0.794

dekompozycja ; odwzorowanie technologiczne ; optymalizacja logiczna ; BDD ; CPLD

decomposition ; technology mapping ; logic optimization ; BDD ; CPLD

64/163
Nr opisu: 0000058757
Laboratorium podstaw techniki cyfrowej. Praca zbiorowa. Pod red. Andrzeja Hławiczki.
[Aut.]: Tomasz Garbolino, Krzysztof* Gucwa, Andrzej** Hławiczka, Dariusz Kania, J. Kardaszewicz, Józef Kulisz, Adam** Morawiec. Wyd. 3 popr..
Gliwice : Wydaw. Politechniki Śląskiej, 2010, 268 s., bibliogr.
Skrypt nr 2458

układ cyfrowy ; układ sekwencyjny ; układ kombinacyjny ; synteza układów cyfrowych ; przerzutnik

digital circuit ; sequential circuit ; combinational circuit ; synthesis of digital circuits ; flip-flop

65/163
Nr opisu: 0000063719   
Logic synthesis based on decomposition for CPLDs.
[Aut.]: Dariusz Kania, Adam Milik.
-Microprocess. Microsyst. 2010 vol. 34 iss. 1, s. 25-38, bibliogr. 34 poz.. Impact Factor 0.545

synteza logiczna ; dekompozycja ; PLD ; programowalna matryca logiczna ; CPLD

logic synthesis ; decomposition ; PLD ; Programmable Array Logic ; CPLD

66/163
Nr opisu: 0000057917   
Metoda kodowania stanów automatów sekwencyjnych prowadząca do redukcji poboru mocy.
[Aut.]: K. Kajstura, Dariusz Kania.
-Pomiary Autom. Kontr. 2010 vol. 56 nr 7, s. 718-720, bibliogr. 9 poz.

kodowanie stanów ; pobór mocy ; automat skończony

state assignment ; power dissipation ; finite state machine

67/163
Nr opisu: 0000063602   
Synthesis method of high speed finite state machines.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Bull. Pol. Acad. Sci., Tech. Sci. 2010 vol. 58 no. 4, s. 635-644, bibliogr. 16 poz.. Impact Factor 0.945

FSM ; złożony programowalny układ elektroniczny ; CPLD ; optymalizacja logiczna ; bufor trójstanowy

FSM ; Complex Programmable Logic Device ; CPLD ; logic optimization ; three-state buffer

68/163
Nr opisu: 0000048272
A novel non-disjunctive method for decomposition of CPLDs.
[Aut.]: Adam Opara, Dariusz Kania.
-Kwart. Elektron. Telekom. 2009 t. 55 z. 1, s. 95-111, bibliogr. 21 poz.

odwzorowanie technologiczne ; dekompozycja ; CPLD ; BDD

technology mapping ; decomposition ; CPLD ; BDD

69/163
Nr opisu: 0000056742   
CPLD-oriented synthesis of finite state machines.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: 12th Euromicro Conference on Digital System Design. Architectures, methods and tools. DSD'2009, Patras, Greece, 27-29 August 2009. [B.m.] : [b.w.], 2009, s. 521-528

70/163
Nr opisu: 0000059053
Dynamic partial reconfiguration of CPU-s for Programmable Logic Controllers executing control programs developed in the Ladder Diagram language.
[Aut.]: Mirosław Chmiel, Jan* Mocha, Dariusz Kania, Edward** Hrynkiewicz.
W: IFAC Workshop on Discrete-Event System Design. DESDes'09, Gandia Beach, Spain, 6-8 October 2009. [B.m.] : [b.w.], 2009, s. 59-64

71/163
Nr opisu: 0000051799
Logic synthesis dedicated for CPLD circuits.
[Aut.]: Dariusz Kania, Adam Milik, Józef Kulisz, Adam Opara, Robert Czerwiński.
-Kwart. Elektron. Telekom. 2009 t. 55 z. 2, s. 287-315, bibliogr. 67 poz.

synteza logiczna ; CPLD ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; CPLD ; decomposition ; technology mapping

72/163
Nr opisu: 0000058591
State assignment and logic optimization for finite state machines.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: 9th IFAC Workshop on Programmable Devices and Embedded Systems. PDeS 2009, Ostrava, Czech Republik, February 10th-12th, 2009. [B.m.] : [b.w.], 2009, s. 39-44, bibliogr. 12 poz.

73/163
Nr opisu: 0000054340   
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD.
[Aut.]: Dariusz Kania, W. Grabiec.
-Biul. WAT 2009 vol. 58 nr 3, s. 379-387, bibliogr. 6 poz.

bramka XOR ; synteza logiczna ; układ CPLD ; dekompozycja ; odwzorowanie technologiczne

XOR gate ; logic synthesis ; CPLD structure ; decomposition ; technology mapping

74/163
Nr opisu: 0000056461   
Synthesis of finite state machines for CPLDs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Int. J. Appl. Math. Comput. Sci. 2009 vol. 19 nr 4, s. 647-659, bibliogr.. Impact Factor 0.684

złożony programowalny układ elektroniczny ; CPLD ; synteza logiczna ; FSM ; kodowanie stanów ; optymalizacja logiczna

Complex Programmable Logic Device ; CPLD ; logic synthesis ; FSM ; state assignment ; logic optimization

75/163
Nr opisu: 0000049861   
Wykorzystanie elementu XOR w syntezie logicznej przeznaczonej dla programowalnych struktur CPLD typu PAL.
[Aut.]: W. Grabiec, Dariusz Kania.
-Elektronika 2009 R. 50 nr 6, s. 82-86, bibliogr. 5 poz.

synteza logiczna ; CPLD ; bramka XOR ; dekompozycja kolumnowa

logic synthesis ; CPLD ; XOR gate ; column decomposition

76/163
Nr opisu: 0000059077   
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania, T. Woźnica.
W: Informatyka - sztuka czy rzemiosło. KNWS'09, Rydzyna, 3-5 czerwca 2009. Materiały 6. konferencji naukowej. Preprint. Zielona Góra : Instytut Informatyki i Elektroniki. Wydział Elektrotechniki, Informatyki i Telekomunikacji. Uniwersytet Zielonogórski, 2009, s. 90-92, bibliogr. 9 poz.

programowalny układ logiczny ; FPGA ; emisja zaburzeń elektromagnetycznych ; GALS

programmable logic device ; PLD ; Field Programmable Gate Array ; FPGA ; electromagnetic emission ; GALS

77/163
Nr opisu: 0000050304   
Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA.
[Aut.]: Jan* Mocha, Dariusz Kania, T. Woźnica.
-Prz. Elektrot. 2009 R. 85 nr 7, s. 200-202, bibliogr. 9 poz.. Impact Factor 0.196

układ programowalny ; FPGA ; emisja zaburzeń elektromagnetycznych ; układ lokalnie synchroniczny-globalnie asynchroniczny ; GALS

programmable device ; Field Programmable Gate Array ; electromagnetic emission ; globally asynchronous-locally synchronous system ; GALS

78/163
Nr opisu: 0000047821   
Code construction algorithm for architecture aware LDPC codes with low-error-floor.
[Aut.]: Dariusz Kania, Wojciech Sułek.
W: 2008 IEEE Region 8 International Conference on Computational Technologies in Electrical and Electronics Engineering. SIBIRCON 2008, Novosibirsk, Russia, July 21-25, 2008. Proceedings. Piscataway : Institute of Electrical and Electronics Engineers, 2008, s. 1-6

kod korekcji błędów ; algebra macierzy ; kod kontroli parzystości ; teoria zbiorów ; turbo kody

error correction code ; matrix algebra ; parity check code ; set theory ; turbo codes

79/163
Nr opisu: 0000039947   
Dekompozycja zespołu funkcji wykorzystująca elementy XOR.
[Aut.]: Dariusz Kania, W. Grabiec.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 8, s. 502-504, bibliogr. 5 poz.

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; decomposition ; technology mapping

80/163
Nr opisu: 0000042016   
Dekompozycyjne metody syntezy przeznaczone do układów CPLD.
[Aut.]: Dariusz Kania, Adam Milik, Adam Opara.
-Elektronika 2008 R. 49 nr 10, s. 93-100, bibliogr. 19 poz.

synteza logiczna ; CPLD ; dekompozycja

logic synthesis ; CPLD ; decomposition

81/163
Nr opisu: 0000048089   
Dekompozycyjne metody syntezy układów kombinacyjnych wykorzystujące binarne diagramy decyzyjne. Rozprawa doktorska.
[Aut.]: Adam Opara.
Gliwice, 2008, 129 k., bibliogr. 108 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Dariusz Kania

układ programowalny ; synteza logiczna ; układ FPGA ; układ CPLD ; dekompozycja ; binarny diagram decyzyjny

programmable device ; logic synthesis ; FPGA system ; CPLD structure ; decomposition ; binary decision diagram

82/163
Nr opisu: 0000038050   
Kodowanie stanów samokorekcyjnych układów sekwencyjnych.
[Aut.]: Dariusz Kania, Robert Czerwiński.
-Elektronika 2008 R. 49 nr 5, s. 107-111, bibliogr. 10 poz.

układ programowalny ; kodowanie stanów ; CPLD ; FPGA ; układ sekwencyjny ; układ samokorekcyjny

programmable device ; state assignment ; CPLD ; FPGA ; sequential circuit ; self-correcting circuit

83/163
Nr opisu: 0000048091   
Kody LDPC efektywnie dekodowane w strukturach programowalnych. Rozprawa doktorska.
[Aut.]: Wojciech Sułek.
Gliwice, 2008, 158 k., bibliogr. 126 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Dariusz Kania

kodowanie LDPC ; dekodowanie ; układ programowalny ; korekcja błędu ; kanał telekomunikacyjny ; system transmisji danych

LDPC coding ; decoding ; programmable device ; error correction ; telecommunication channel ; data transmission system

84/163
Nr opisu: 0000050801
Logic synthesis on PAL-based devices using decomposition.
[Aut.]: Dariusz Kania, K. Kajsutra, I. Kurytnik.
-Trans. Univ. Kosice 2008 no. 2, s. 52-57

85/163
Nr opisu: 0000051429
Stanowisko stabilograficzne do oceny stanu pacjentów po endoprotezoplastyce stawu biodrowego.
[Aut.]: Zenon Kidoń, Dariusz Kania, Jerzy Fiołka.
W: Siódma Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 02-04 czerwca 2008]. Materiały konferencji. T. 1. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej. Oddział Gdańsk], 2008, s. 253-258, bibliogr. 5 poz.

86/163
Nr opisu: 0000043117   
Stanowisko stabilograficzne do oceny stanu pacjentów po endoprotezoplastyce stawu biodrowego.
[Aut.]: Zenon Kidoń, Dariusz Kania, Jerzy Fiołka, K. Pethe-Kania.
-Elektronika 2008 R. 49 nr 11, s. 242-244, bibliogr. 5 poz.

platforma stabilograficzna ; staw biodrowy ; diagnostyka medyczna ; stabilografia statyczna

stabilographic platform ; hip joint ; medical diagnostics ; static stabilography

87/163
Nr opisu: 0000036461   
Wykorzystanie platformy stabilograficznej do oceny stanu chorego po endoprotezoplastyce stawu biodrowego.
[Aut.]: Zenon Kidoń, K. Pethe-Kania, Dariusz Kania.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 2, s. 71-75, bibliogr. 7 poz.

platforma stabilograficzna ; stabilografia statyczna ; parametry stabilograficzne

stabilographic platform ; static stabilography ; stabilography parameters

88/163
Nr opisu: 0000039946   
Wykorzystanie pseudo-MTBDD w dekompozycji zespołu funkcji.
[Aut.]: Adam Opara, Dariusz Kania.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 8, s. 496-498, bibliogr. 11 poz.

binarny diagram decyzyjny ; BDD ; wielokorzeniowy binarny diagram decyzyjny ; MTBDD ; synteza logiczna ; dekompozycja

binary decision diagram ; BDD ; multi-terminal binary decision diagram ; MTBDD ; logic synthesis ; decomposition

89/163
Nr opisu: 0000039945   
Zastosowanie grafu niezgodności i dopełnień w procesie kodowania automatów asynchronicznych.
[Aut.]: Dariusz Kania, Józef Kulisz.
-Pomiary Autom. Kontr. 2008 vol. 54 nr 8, s. 486-488, bibliogr. 7 poz.

teoria grafów ; graf niezgodności ; graf dopełnień ; kodowanie stanów ; asynchroniczny układ sekwencyjny

graph theory ; incompatibility graph ; complement graph ; state assignment ; asynchronous sequential circuit

90/163
Nr opisu: 0000040186
A new approach to logic synthesis of multi-output boolean functions on PAL-based CPLDs.
[Aut.]: Dariusz Kania.
W: Proceedings of the 2007 ACM Great Lakes Symposium on VLSI. GLSVLSI'07, Stresa - Lago Maggiore, Italy, March 11-13, 2007. New York : ACM Press, 2007, s. 152-155, bibliogr. 5 poz.

91/163
Nr opisu: 0000039018   
Logic synthesis for PAL-based CPLD-s based on two-stage decomposition.
[Aut.]: Dariusz Kania, Józef Kulisz.
-J. Syst. Softw. 2007 vol. 80 iss. 7, s. 1129-1141, bibliogr.. Impact Factor 0.799

synteza logiczna ; dekompozycja funkcji ; podział układów logicznych ; struktura matrycowa typu PAL ; kolorowanie grafów

logic synthesis ; function decomposition ; logic circuit partitioning ; PAL-based CPLD ; graph coloring

92/163
Nr opisu: 0000039296
Nowoczesna metoda oceny wyników rehabilitacji chorych po endoprotezoplastyce stawu biodrowego.
[Aut.]: K. Pethe-Kania, Zenon Kidoń, Dariusz Kania.
-Rehabil. Prakt. 2007 nr 4, s. 41-44

93/163
Nr opisu: 0000031055
Prosta metoda kodowania stanów przeznaczona dla struktur programowalnych.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: Szósta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 11-13 czerwca 2007]. Materiały konferencji. T. 1. [Gdańsk] : [Polskie Towarzystwo Elektrotechniki Teoretycznej i Stosowanej], 2007, s. 189-194, bibliogr. 12 poz.

automat sekwencyjny ; kodowanie stanów ; metoda gorącej jedynki ; układ programowalny

finite state machine ; state assignment ; one-hot method ; programmable device

94/163
Nr opisu: 0000041044   
Patent. Polska, nr 194 827. Sposób kodowania stanów wewnętrznych automatów sekwencyjnych realizowanych w strukturach programowalnych ze stałym (H,L) lub programowalnym poziomem aktywności wyjścia. Int. Cl. H03M 7/00.
Politechnika Śląska, Polska
Twórcy: Dariusz Kania.
Zgłosz. nr 344 029 z 20.11.2000. Opubl. 31.07.2007, 4 s.

kodowanie stanów wewnętrznych ; układ sekwencyjny ; struktura programowalna ; poziom aktywności wyjścia

encoding internal states ; sequential circuit ; programmable structure ; output activity level

95/163
Nr opisu: 0000032509   
Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR.
[Aut.]: Dariusz Kania, W. Grabiec.
-Biul. WAT 2007 vol. 56 nr 3, s. 229-241, bibliogr. 5 poz.

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; decomposition ; technology mapping

96/163
Nr opisu: 0000029354   
Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR.
[Aut.]: Dariusz Kania, W. Grabiec.
-Pomiary Autom. Kontr. 2007 nr 7, s. 54-56, bibliogr. 3 poz.

synteza logiczna ; dekompozycja ; odwzorowanie technologiczne

logic synthesis ; decomposition ; technology mapping

97/163
Nr opisu: 0000024085   
Synteza logiczna przeznaczona do układów CPLD.
[Aut.]: Dariusz Kania.
-Elektronika 2007 R. 48 nr 2, s. 21-25, bibliogr. 16 poz.

układ CPLD ; układ PAL ; metoda syntezy ; graf wyjść

CPLD structure ; PAL structure ; synthesis method ; graph's nodes

98/163
Nr opisu: 0000029353   
Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL.
[Aut.]: Robert Czerwiński, Dariusz Kania.
-Pomiary Autom. Kontr. 2007 nr 7, s. 45-47, bibliogr. 8 poz.

automat sekwencyjny ; FSM ; kodowanie stanów ; CPLD ; VHDL

finite state machine ; FSM ; state assignment ; CPLD ; VHDL

99/163
Nr opisu: 0000029352   
Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych.
[Aut.]: Adam Opara, Dariusz Kania.
-Pomiary Autom. Kontr. 2007 nr 7, s. 39-41, bibliogr. 9 poz.

dekompozycja ; BDD ; wielokorzeniowy binarny diagram decyzyjny ; programowalny układ logiczny

decomposition ; BDD ; multi-terminal binary decision diagram ; programmable logic controller

100/163
Nr opisu: 0000025349   
Układy Max II - nowe spojrzenie na architekturę struktur CPLD.
[Aut.]: W. Grabiec, Dariusz Kania.
-Elektronika 2007 R. 48 nr 3, s. 42-46, bibliogr. 11 poz.

CPLD ; układ MAX II ; układ cyfrowy ; FPGA ; interfejs JTAG

CPLD ; MAX II circuit ; digital circuit ; FPGA ; JTAG interface

101/163
Nr opisu: 0000029359   
Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL.
[Aut.]: Adam Milik, Dariusz Kania.
-Pomiary Autom. Kontr. 2007 nr 7, s. 118-120, bibliogr. 8 poz.

BDD ; pal ; PLD ; synteza logiczna ; dekompozycja

BDD ; PAL ; PLD ; logic synthesis ; decomposition

102/163
Nr opisu: 0000017949
A method of logic synthesis for PAL-based CPLD-s, based on two-stage decomposition.
[Aut.]: Dariusz Kania, Józef Kulisz.
W: Proceedings of IFAC Workshop on Programmable Devices and Embedded Systems. PDeS 2006, Brno, February 14th - 16th, 2006. [Brno] : [Brno University of Technology], [2006], s. 163-168, bibliogr. 8 poz.

103/163
Nr opisu: 0000022808
Dekompozycja wierszowa w syntezie logicznej przeznaczonej dla struktur matrycowych.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2006 t. 52 z. 4, s. 521-543, bibliogr. 10 poz.

synteza logiczna ; dekompozycja ; partycjonowanie ; blok logiczny typu PAL

logic synthesis ; decomposition ; partitioning ; PAL-based CPLD

104/163
Nr opisu: 0000023425   
FSMs state encoding targeting at logic level minimization.
[Aut.]: Robert Czerwiński, Dariusz Kania, Józef Kulisz.
-Bull. Pol. Acad. Sci., Tech. Sci. 2006 vol. 54 no. 4, s. 479-487, bibliogr. 17 poz.

kodowanie stanów ; automat skończony ; FSM ; programowalna matryca logiczna ; złożony programowalny układ elektroniczny ; CPLD

state assignment ; finite state machine ; FSM ; Programmable Array Logic ; Complex Programmable Logic Device ; CPLD

105/163
Nr opisu: 0000023176   
Kodowanie stanów automatów sekwencyjnych dla matrycowych struktur programowalnych typu PAL. Rozprawa doktorska.
[Aut.]: Robert Czerwiński.
Gliwice, 2006, 142 s., bibliogr. 117 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Dariusz Kania

automat sekwencyjny ; układ logiki programowalnej ; kodowanie stanów ; struktura programowalna ; układ PAL

finite state machine ; programmable logic device ; state assignment ; programmable structure ; PAL structure

106/163
Nr opisu: 0000031767
Kodowanie stanów: minimalizacja liczby warstw z przekodowaniem.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: Piąta Krajowa Konferencja Elektroniki, [Darłówko Wschodnie, 12-14 czerwca 2006]. Materiały konferencji. T. 1. Koszalin : Wydaw. Uczelniane Politechniki Koszalińskiej, 2006, s. 205-210, bibliogr 10 poz.

107/163
Nr opisu: 0000022618
Kodowanie stanów: minimalizacja liczby warstw z przekodowaniem.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: V Krajowa Konferencja Elektroniki, Darłówko Wschodnie, 12-14 czerwca 2006 r.. Warszawa : Wydaw. Czasopism i Książek Technicznych SIGMA-NOT, 2006, s. 26-28, bibliogr. 10 poz. (Elektronika ; R. 47, nr 11 0033-2089)

kodowanie stanów ; układ synchroniczny ; układ sekwencyjny ; pal ; CPLD

state assignment ; synchronous circuit ; sequential circuit ; PAL ; CPLD

108/163
Nr opisu: 0000030228
Strategie syntezy przeznaczone dla układów CPLD.
[Aut.]: Dariusz Kania, Józef Kulisz, Robert Czerwiński.
W: Reprogramowalne układy cyfrowe. RUC'2006. IX Konferencja naukowa, Szczecin, 18-19 maja 2006. Warszawa : Agenda Wydaw. PAK, 2006, s. 103-105 (Pomiary Automatyka Kontrola ; nr 7 bis wyd. spec. dod. 0032-4140)

109/163
Nr opisu: 0000017950
The row incompatibility and complement graph - a novel concept of graph for logic synthesis.
[Aut.]: Dariusz Kania, Józef Kulisz.
W: Proceedings of IFAC Workshop on Programmable Devices and Embedded Systems. PDeS 2006, Brno, February 14th - 16th, 2006. [Brno] : [Brno University of Technology], [2006], s. 169-173, bibliogr. 9 poz.

110/163
Nr opisu: 0000017212   
Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne pSoC.
[Aut.]: Dariusz Kania.
-Pomiary Autom. Rob. 2006 R. 10 nr 1, s. 26-32, bibliogr. 7 poz.

sterownik programowalny ; układ programowalny ; sterownik przemysłowy

programmable controller ; programmable device ; industrial controller

111/163
Nr opisu: 0000030230
Wykorzystanie dekompozycji grafów w projektowaniu układów sekwencyjnych.
[Aut.]: Jerzy** Rutkowski, Dariusz Kania.
W: Reprogramowalne układy cyfrowe. RUC'2006. IX Konferencja naukowa, Szczecin, 18-19 maja 2006. Warszawa : Agenda Wydaw. PAK, 2006, s. 118-120 (Pomiary Automatyka Kontrola ; nr 7 bis wyd. spec. dod. 0032-4140)

112/163
Nr opisu: 0000019955   
A novel method of two-stage decomposition dedicated for PAL-based CPLDs.
[Aut.]: Dariusz Kania, Józef Kulisz, Adam Milik.
W: 8th Euromicro Conference on Digital System Design, Porto, Portugal, August 30-September 3, 2005. Proceedings. [Ed.: C. Wolinski]. Los Alamitos : IEEE Computer Society, 2005, s. 114-121, bibliogr. 12 poz.

113/163
Nr opisu: 0000019956   
Decomposition of multi-output functions for CPLDs.
[Aut.]: Dariusz Kania, Adam Milik, Józef Kulisz.
W: 8th Euromicro Conference on Digital System Design, Porto, Portugal, August 30-September 3, 2005. Proceedings. [Ed.: C. Wolinski]. Los Alamitos : IEEE Computer Society, 2005, s. 442-449, bibliogr. 23 poz.

114/163
Nr opisu: 0000021174
Kodowanie stanów pod kątem redukcji liczby warstw logicznych.
[Aut.]: Robert Czerwiński, Dariusz Kania, Józef Kulisz.
W: Czwarta Krajowa Konferencja Elektroniki, [Darłowo, 12-15 czerwca 2005 r.]. Materiały konferencji. T. 2. Koszalin : Wydaw. Uczelniane Politechniki Koszalińskiej, 2005, s. 513-518, bibliogr. 11 poz.

115/163
Nr opisu: 0000015815
Kodowanie wzorców kolumn zorientowane na realizację w strukturach typu PAL.
[Aut.]: Dariusz Kania, Adam Milik.
W: Czwarta Krajowa Konferencja Elektroniki, [Darłowo, 12-15 czerwca 2005 r.]. Materiały konferencji. T. 1. Koszalin : Wydaw. Uczelniane Politechniki Koszalińskiej, 2005, s. 177-182, bibliogr. 15 poz.

116/163
Nr opisu: 0000016197   
Kodowanie wzorców kolumn zorientowane na realizację w strukturach typu PAL.
[Aut.]: Dariusz Kania, Adam Milik, Józef Kulisz, Robert Czerwiński.
-Elektronika 2005 R. 46 nr 11, s. 41-44, bibliogr. 15 poz.

117/163
Nr opisu: 0000013741
Metoda wyznaczania złożoności kolumnowej przeznaczona dla struktur matrycowych.
[Aut.]: Dariusz Kania.
-Arch. Informat. Teor. Stosow. 2005 t. 17 z. 1, s. 65-76, bibliogr. 29 poz.

synteza logiczna ; dekompozycja ; CPLD

logic synthesis ; decomposition ; CPLD

118/163
Nr opisu: 0000015816
Minimalizacja z rozłączeniem implikantów.
[Aut.]: Dariusz Kania, Robert Czerwiński.
W: Czwarta Krajowa Konferencja Elektroniki, [Darłowo, 12-15 czerwca 2005 r.]. Materiały konferencji. T. 1. Koszalin : Wydaw. Uczelniane Politechniki Koszalińskiej, 2005, s. 183-188, bibliogr. 12 poz.

119/163
Nr opisu: 0000021680
Modele dekompozycji przeznaczone dla struktur matrycowych.
[Aut.]: Dariusz Kania, Józef Kulisz, Adam Milik, Robert Czerwiński.
W: Reprogramowalne układy cyfrowe. RUC'2005. Materiały VIII krajowej konferencji naukowej, Szczecin, 12-13 maja 2005. [Politechnika Szczecińska. Wydział Informatyki]. Szczecin : Pracownia Poligraficzna Wydziału Informatyki Politechniki Szczecińskiej, 2005, s. 77-84

120/163
Nr opisu: 0000019954   
State assignment for PAL-based CPLDs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: 8th Euromicro Conference on Digital System Design, Porto, Portugal, August 30-September 3, 2005. Proceedings. [Ed.: C. Wolinski]. Los Alamitos : IEEE Computer Society, 2005, s. 127-134, bibliogr. 18 poz.

121/163
Nr opisu: 0000013349
Elementy dekompozycji przeznaczone dla struktur FPGA typu tablicowego.
[Aut.]: Dariusz Kania.
-Arch. Informat. Teor. Stosow. 2004 t. 16 z. 1, s. 45-62

122/163
Nr opisu: 0000013805
Metody kodowania stanów automatów sekwencyjnych z uwzględnieniem liczby iloczynów struktury typu PAL.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: Reprogramowalne układy cyfrowe. RUC'2004. Materiały VII krajowej konferencji naukowej, Szczecin, 13-14 maja 2004. Politechnika Szczecińska. Szczecin : Politechnika Szczecińska, 2004, s. 43-50

123/163
Nr opisu: 0000009567
Metody syntezy dedykowane dla struktur FPGA typu tablicowego.
[Aut.]: Edward** Hrynkiewicz, Dariusz Kania.
-Kwart. Elektron. Telekom. 2004 t. 50 z. 3, s. 325-342, bibliogr. 22 poz.

synteza logiczna ; dekompozycja ; partycjonowanie ; FPGA

logic synthesis ; decomposition ; partitioning ; FPGA

124/163
Nr opisu: 0000008592
P-warstwowa synteza logiczna dedykowana dla struktur typu PAL.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2004 t. 50 z. 1, s. 65-86, bibliogr. 22 poz.

synteza logiczna ; partycjonowanie ; minimalizacja ; PLD

logic synthesis ; partitioning ; minimization ; PLD

125/163
Nr opisu: 0000010640
State assignment method for high speed FSMs.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: Proceedings of IFAC Workshop on Programmable Devices and Systems. PDS 2004, Cracow, November 18th -19th, 2004. [Gliwice] : [Instytut Elektroniki. Wydział Automatyki, Elektroniki i Informatyki Politechniki Śląskiej], [2004], s. 216-221, bibliogr. 14 poz.

maszyna stanów ; maszyny sekwencyjne ; automat ze skończoną liczbą stanów

state machine ; sequential machinery ; finite automaton

126/163
Nr opisu: 0000009283   
Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL.
[Aut.]: Dariusz Kania.
Gliwice : Wydaw. Politechniki Śląskiej, 2004, 212 s., bibliogr.
(Zeszyty Naukowe ; Politechnika Śląska nr 1619 Elektronika ; z. 14)
Rozprawa habilitacyjna

127/163
Nr opisu: 0000013811
Znaczenie dekompozycji w syntezie logicznej przeznaczonej dla struktury CPLD typu PAL.
[Aut.]: Dariusz Kania.
W: Reprogramowalne układy cyfrowe. RUC'2004. Materiały VII krajowej konferencji naukowej, Szczecin, 13-14 maja 2004. Politechnika Szczecińska. Szczecin : Politechnika Szczecińska, 2004, s. 67-74

128/163
Nr opisu: 0000008252   
Efficient approach to synthesis of multioutput Boolean functions on PAL-based devices.
[Aut.]: Dariusz Kania.
-IEE Proc., Comput. Digit. Tech 2003 vol. 150 iss. 3, s. 143-149. Impact Factor 0.258

129/163
Nr opisu: 0000006310
Impact of decomposition direction on synthesis effectiveness.
[Aut.]: Edward** Hrynkiewicz, Dariusz Kania.
W: Programmable devices and systems 2003. (PDS 2003). A proceedings volume from the 6th IFAC Workshop, Ostrava, Czech Republik, 11-13 February 2003. Ed. by: V. Srovnal, K. Vlcek. Oxford : Pergamon Press, 2003, s. 381-386, bibliogr. 17 poz.

dekompozycja ; algorytm ; komputerowe wspomaganie projektowania układów ; VLSI ; FPGA

decomposition ; algorithm ; computer aided circuits design ; VLSI ; FPGA

130/163
Nr opisu: 0000098311
Impact of decomposition direction on synthesis effectiveness.
[Aut.]: Edward** Hrynkiewicz, Dariusz Kania.
W: IFAC Workshop on Programmable Devices and Systems. PDS 2003, Ostrava, Czech Republik, February 11th-13th, 2003. Preprints. Ostrava : VSB - Technicka univerzita Ostrava, 2003, s. 144-149, bibliogr. 17 poz.

dekompozycja ; algorytm ; komputerowe wspomaganie projektowania układów ; VLSI ; FPGA

decomposition ; algorithm ; computer aided circuits design ; VLSI ; FPGA

131/163
Nr opisu: 0000008805
Metody kodowania stanów automatów sekwencyjnych oparte na wyborze aktywności wyjść.
[Aut.]: Robert Czerwiński, Dariusz Kania.
W: Reprogramowalne układy cyfrowe. RUC'2003. Materiały VI krajowej konferencji naukowej, Szczecin, 8-9 maja 2003. [Szczecin] : [Instytut Informatyki. Politechnika Szczecińska], 2003, s. 9-16, bibliogr. 18 poz.

132/163
Nr opisu: 0000008804
Synteza logiczna funkcji w strukturach typu PAL z trójstanowymi buforami wyjściowymi.
[Aut.]: Dariusz Kania.
W: Reprogramowalne układy cyfrowe. RUC'2003. Materiały VI krajowej konferencji naukowej, Szczecin, 8-9 maja 2003. [Szczecin] : [Instytut Informatyki. Politechnika Szczecińska], 2003, s. 21-28, bibliogr. 16 poz.

133/163
Nr opisu: 0000008806
Synteza logiczna wielowyjściowych funkcji w strukturach typu PAL.
[Aut.]: Dariusz Kania.
W: Reprogramowalne układy cyfrowe. RUC'2003. Materiały VI krajowej konferencji naukowej, Szczecin, 8-9 maja 2003. [Szczecin] : [Instytut Informatyki. Politechnika Szczecińska], 2003, s. 30-36, bibliogr. 11 poz.

134/163
Nr opisu: 0000086614
Kodowanie stanów dedykowane dla struktur typu PAL.
[Aut.]: Dariusz Kania, Robert Czerwiński, P. Nocuń.
W: Krajowe Sympozjum Telekomunikacji'2002, Bydgoszcz, 11-13 września 2002. [T.] A: 2. Układy telekomunikacyjne. Polska Akademia Nauk. Komitet Elektroniki i Telekomunikacji [i in.]. [Warszawa] : Instytut Telekomunikacji Politechniki Warszawskiej, [2002], s. 65-71

135/163
Nr opisu: 0000000038
Laboratorium podstaw techniki cyfrowej. Praca zbiorowa. Pod red. A. Hławiczki.
[Aut.]: Tomasz Garbolino, Krzysztof* Gucwa, Andrzej** Hławiczka, Dariusz Kania, Jerzy* Kardaszewicz, Józef Kulisz, Adam** Morawiec.
Gliwice : Wydaw. Politechniki Śląskiej, 2002, 274 s., bibliogr.
Skrypt nr 2297

136/163
Nr opisu: 0000000596
Synteza logiczna dla struktur typu PAL wykorzystująca bufory wyjściowe.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2002 t. 48 z. 1, s. 53-66, bibliogr. 27 poz.

137/163
Nr opisu: 0000004859
Laboratorium podstaw techniki cyfrowej. Praca zbiorowa. Pod red. A. Hławiczki.
[Aut.]: Tomasz Garbolino, Krzysztof* Gucwa, Andrzej** Hławiczka, Dariusz Kania, Jerzy* Kardaszewicz, Józef Kulisz, Adam** Morawiec.
Gliwice : Wydaw. Politechniki Śląskiej, 2001, 274 s., bibliogr.
Skrypt nr 2261

138/163
Nr opisu: 0000002084
Realizacja układów kombinacyjnych w strukturach MACH.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2001 t. 47 z. 1, s. 65-74, bibliogr. 11 poz.

139/163
Nr opisu: 0000003985
Heurystyczna metoda dekompozycji zespołu funkcji Boole'owskich wykorzystująca dekompozycje złożone, przeznaczona dla układów FPGA typu tablicowego.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2000 t. 46 z. 2, s. 195-210, bibliogr. 34 poz.

140/163
Nr opisu: 0000005660
Struktury programowalne - strategia syntezy logicznej.
[Aut.]: Dariusz Kania.
-Elektronizacja 2000 nr 10, s. 17-19, bibliogr. 6 poz.

141/163
Nr opisu: 0000003982
Synteza logiczna wielopoziomowych układów w strukturach typu PAL z trójstanowymi buforami wyjściowymi.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 2000 t. 46 z. 1, s. 81-90, bibliogr. 13 poz.

142/163
Nr opisu: 0000005140
Algorytmy podziału wyjść umożliwiające realizację układów cyfrowych w strukturach PLD.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 1999 t. 45 z. 2, s. 189-202, bibliogr. 11 poz.

143/163
Nr opisu: 0000005031
Coding capacity of PAL-based programmable transcoder with uneven number terms per output.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 1999 t. 45 z. 1, s. 73-84, bibliogr. 18 poz.

144/163
Nr opisu: 0000005364
Efektywna metoda realizacji zespołu funkcji w strukturach typu PAL.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 1999 t. 45 z. 3/4, s. 433-444, bibliogr. 11 poz.

145/163
Nr opisu: 0000005008
Łatwotestowalny system akwizycji danych.
[Aut.]: Dariusz Kania, Krzysztof* Pucher.
-Elektronika 1999 R. 40 nr 3, s. 13-15, bibliogr. 4 poz.

146/163
Nr opisu: 0000005138
Programowa metoda szybkiej obsługi zewnętrznych przerwań sprzętowych w sterownikach przemysłowych.
[Aut.]: Dariusz Kania, Krzysztof* Pucher.
-Elektronizacja 1999 nr 7/8, s. 14-16, bibliogr. 4 poz.

147/163
Nr opisu: 0000005264
Realizacja programu z uzależnieniami czasowymi na bazie sterownika S7 200 z uwzględnieniem problemów związanych z synchronizacją obiegu programu w stosunku do autotestu, obsługi sieci itp..
[Aut.]: Dariusz Kania, Krzysztof* Pucher.
-Pomiary Autom. Kontr. 1999 R. 45 nr 12, s. 31-33, bibliogr. 4 poz.

148/163
Nr opisu: 0000005363
Synteza logiczna dla układów CPLD typu PAL wykorzystująca dekompozycję.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 1999 t. 45 z. 3/4, s. 445-454, bibliogr. 23 poz.

149/163
Nr opisu: 0000005429   
Two-level logic synthesis on PALS.
[Aut.]: Dariusz Kania.
-Electron. Lett. 1999 vol. 35 nr 11, s. 879-880, bibliogr. 2 poz.. Impact Factor 1.164

150/163
Nr opisu: 0000024542
An algorithm of functional decomposition with free set variables coding.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 1998 t. 44 z. 3, s. 317-324, bibliogr. 13 poz.

151/163
Nr opisu: 0000024479
Coding capacity of programmable transcoder.
[Aut.]: Dariusz Kania.
-Kwart. Elektron. Telekom. 1998 t. 44 z. 2, s. 193-203, bibliogr. 15 poz.

152/163
Nr opisu: 0000041877
Complex decomposition of multiple-output functions.
[Aut.]: Dariusz Kania.
W: International Conference on Programmable Devices and Systems. PDS'96, Ostrava, Czech Republic, November 26-28, 1996. VSB Technical University Ostrava. Department of Electronics and Telecommunication. [B.m.] : [b.w.], 1996, s. 86-91, bibliogr. 10 poz.

153/163
Nr opisu: 0000041747   
Tablicowe metody dekompozycji układów kombinacyjnych. Realizacja tych układów na wybranych strukturach PLD. Rozprawa doktorska.
[Aut.]: Dariusz Kania.
Gliwice, 1995, 130 k., bibliogr. 58 poz.
Politechnika Śląska. Wydział Automatyki, Elektroniki i Informatyki. Promotor: dr hab. inż. Edward** Hrynkiewicz

154/163
Nr opisu: 0000043496
Urządzenia akustyczne z linią opóźniającą.
[Aut.]: Krzysztof* Pucher, Dariusz Kania.
-Elektronizacja 1994 nr 11, s. 15-17, bibliogr. 6 poz.

155/163
Nr opisu: 0000044887   
Cyfrowe metody opóźniania sygnałów akustycznych.
[Aut.]: Krzysztof* Pucher, Dariusz Kania.
-Prz. Telekom. 1993 R. 66 nr 2, s. 86-88, bibliogr. 3 poz.

156/163
Nr opisu: 0000044921
Języki opisu w projektowaniu urządzeń z PLD.
[Aut.]: Dariusz Kania, J. Szreter.
-Elektronizacja 1993 nr 1, s. 14-15

157/163
Nr opisu: 0000045107
Konstrukcja i zastosowanie urządzeń wykorzystujących linie opózniające.
[Aut.]: Dariusz Kania, Krzysztof* Pucher.
-Prz. Telekom. 1993 R. 66 nr 10, s. 509-513, bibliogr. 6 poz.

158/163
Nr opisu: 0000044920
Metody opisu urządzeń cyfrowych z układami PLD.
[Aut.]: Dariusz Kania, J. Szreter.
-Elektronizacja 1993 nr 3, s. 6-9

159/163
Nr opisu: 0000044922
Przetworniki A/C i C/A w układach opóźniających.
[Aut.]: Dariusz Kania.
-Elektronizacja 1993 nr 1, s. 8-9, bibliogr. 5 poz.

160/163
Nr opisu: 0000052225
Cyfrowe metody opóźniania sygnałów akustycznych.
[Aut.]: Krzysztof* Pucher, Dariusz Kania.
-Zesz. Nauk. PŚl., Elektr. 1992 z. 128, s. 113-123, bibliogr. 6 poz.

161/163
Nr opisu: 0000052568
Modulacja delta w układach opóźniających.
[Aut.]: Dariusz Kania.
-Elektronizacja 1992 nr 12, s. 11-13, bibliogr. 4 poz.

162/163
Nr opisu: 0000052569
Programowalne układy logiczne FPLA i FPLS.
[Aut.]: Dariusz Kania, J. Szreter.
-Elektronizacja 1992 nr 7, s. 3-7, bibliogr. 6 poz.

163/163
Nr opisu: 0000052570
Projektowanie urządzeń cyfrowych z wykorzystaniem układów PLD.
[Aut.]: Dariusz Kania, J. Szreter.
-Elektronizacja 1992 nr 12, s. 15-17

stosując format:
Nowe wyszukiwanie